特許
J-GLOBAL ID：200903054041711386
PLL周波数シンセサイザ回路
発明者：
出願人/特許権者：
代理人 (1件)：
西野 卓嗣
公報種別：公開公報
出願番号（国際出願番号）：特願平4-107715
公開番号（公開出願番号）：特開平5-304470
出願日： 1992年04月27日
公開日（公表日）： 1993年11月16日
要約：
【要約】【目的】 本発明は、PLL周波数シンセサイザ回路の電源投入時及び周波数変更時におけるロックアップ時間を短縮し、消費電力を低減することを目的とする。【構成】 分周データ保持回路9に分周数データを転送した時、あるいは、アンロック検出回路10からアンロック検出信号ULDが出力された時、分周出力fRを計数するタイマ回路11からタイマ出力PTが所定の間隔で出力される毎に、同期パルス発生回路12から分周出力fRと同期したプリセットパルスPPEを発生し、可変分周回路5のプリセット動作を行わせる。
請求項（抜粋）：
基準発振信号を発生する水晶発振回路と、該水晶発振回路の出力を分周しPLLの基準周波数を生成する基準分周回路と、印加される電圧によって発振周波数が制御される電圧制御発振回路(VCO)と、該電圧制御発振回路の出力を分周する可変分周回路と、前記電圧制御発振回路の制御電圧を発生するローパスフィルタと、前記可変分周回路の分周出力と前記基準分周回路の分周出力の位相差信号を前記ローパスフィルタに印加し、位相差に応じた制御電圧を発生させる位相比較回路と、前記基準分周回路の分周数と前記可変分周回路の分周数を設定する分周データ保持回路と、前記分周データ保持回路のデータを変更する制御信号に基づき前記基準周波数あるいは基準分周回路の出力を計数し所定の間隔でタイマ信号を出力するタイマ回路と、前記タイマ信号が出力される毎に前記基準分周回路の出力と同期して前記可変分周回路の分周数をプリセットする信号を出力する同期パルス発生回路とを備えたことを特徴とするPLL周波数シンセサイザ回路。
IPC (2件)：
FI (2件)：
H03L 7/18 Z
, H03L 7/10 G
