特許

J-GLOBAL ID：200903054059149049

半導体装置の製造方法

発明者： 逸見 和夫
出願人/特許権者： 三洋電機株式会社
代理人 (1件)： 芝野 正雅
公報種別：公開公報
出願番号（国際出願番号）：特願平11-162504
公開番号（公開出願番号）：特開2000-349260
出願日： 1999年06月09日
公開日（公表日）： 2000年12月15日
要約：

【要約】【課題】 メモリセルトランジスタの短チャネル効果を抑制する。【解決手段】 P型半導体基板1上にゲート酸化膜6を介して形成されたゲート電極7と、このゲート電極7に隣接するように前記基板表層に形成されたN型のソース・ドレイン領域10,23と、このドレイン領域23上にコンタクトするビット線20と、ソース領域10上にコンタクトするセルキャパシタ28とを有する半導体装置の製造方法において、前記ドレイン領域23は前記ゲート電極7をマスクにしたN型不純物のイオン注入により形成し、前記ソース領域10はソース形成領域上に形成した導電膜24に含まれたN型不純物の外方拡散により形成することを特徴とする。

請求項（抜粋）：

一導電型の半導体基板上にゲート酸化膜を介して形成されたゲート電極と、このゲート電極に隣接するように前記基板表層に形成された逆導電型の拡散領域と、一方の拡散領域上にコンタクトするビット線と、他方の拡散領域上にコンタクトするセルキャパシタとを有する半導体装置の製造方法において、前記ドレイン領域は前記ゲート電極をマスクにした逆導電型不純物のイオン注入により形成し、前記ソース領域はソース形成領域上に形成した導電膜に含まれた逆導電型不純物の外方拡散により形成することを特徴とする半導体装置の製造方法。

IPC (2件)：

H01L 27/108 ,  H01L 21/8242

FI (3件)：

H01L 27/10 671 Z ,  H01L 27/10 621 Z ,  H01L 27/10 681 F

Fターム (26件)：

5F083AD21 ,  5F083AD48 ,  5F083AD49 ,  5F083GA11 ,  5F083JA19 ,  5F083JA35 ,  5F083JA36 ,  5F083JA39 ,  5F083JA40 ,  5F083JA53 ,  5F083JA56 ,  5F083MA05 ,  5F083MA06 ,  5F083MA17 ,  5F083MA19 ,  5F083MA20 ,  5F083PR33 ,  5F083PR36 ,  5F083PR43 ,  5F083PR44 ,  5F083PR45 ,  5F083PR53 ,  5F083PR54 ,  5F083PR55 ,  5F083ZA04 ,  5F083ZA06