特許

J-GLOBAL ID：200903054072016805

半導体装置およびその製造方法

発明者： 奥平 智仁 ,  黒岩 丈晴 ,  藤原 伸夫 ,  柏原 慶一朗
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-152364
公開番号（公開出願番号）：特開平7-030077
出願日： 1993年06月23日
公開日（公表日）： 1995年01月31日
要約：

【要約】【目的】 DRAMのキャパシタを構成する下部電極層と上部電極層との間で良好な耐圧特性および耐リーク特性を得ることのできる半導体装置およびその製造方法を提供する。【構成】 コンタクトホール141aの側壁と埋込導電層142の表面とによって形成される凹部において、コンタクトホール141aの側壁に層間絶縁膜141の上面から埋込導電層142の表面にかけて徐々に膜厚が増加する側壁スペーサ154が設けられている。

請求項（抜粋）：

主表面を有する半導体基板と、前記半導体基板の主表面に形成された不純物領域と、前記不純物領域を覆うように前記半導体基板の主表面上に形成され、かつ、前記不純物領域に達するコンタクトホールを有する層間絶縁膜と、前記コンタクトホールを充填し、前記不純物領域と接して、前記層間絶縁膜の上面よりも下方に位置する上面を有する埋込導電層と、前記コンタクトホールの側壁と前記埋込導電層の上面とによって形成される凹部において、前記層間絶縁膜の上面から前記埋込導電層の上面にかけて前記コンタクトホール内の側壁に形成された側壁スペーサと、前記埋込導電層の上面に接するように、前記層間絶縁膜の表面上と前記側壁スペーサの表面上とに形成された下部電極層と、前記下部電極層を覆うように形成された高誘電率材料よりなる高誘電体膜と、前記高誘電体膜を覆うように形成された上部電極層と、を備えた半導体装置。

IPC (6件)：

H01L 27/108 ,  H01L 21/28 ,  H01L 21/3205 ,  H01L 21/768 ,  H01L 21/822 ,  H01L 27/04

FI (2件)：

H01L 21/90 D ,  H01L 27/04 C