特許
J-GLOBAL ID:200903054121076363
マトリクスアレイ基板
発明者:
出願人/特許権者:
代理人 (1件):
蔦田 璋子 (外3名)
公報種別:公開公報
出願番号(国際出願番号):特願2000-150183
公開番号(公開出願番号):特開2001-331124
出願日: 2000年05月22日
公開日(公表日): 2001年11月30日
要約:
【要約】【課題】 平面表示装置等に用いられるマトリクスアレイ基板であって、ゲート絶縁膜及び層間絶縁膜を一括して貫くコンタクトホールと、走査線11に重ねられる補助容量(Cs)形成用パターンとを含むものにおいて、画素電極52と走査線11との間や画素電極52間における短絡を防止でき、かつ、補助容量の変動を防止できるものを提供する。【解決手段】走査線11に重ねられ、コンタクトホール43を介して画素電極52と接続されフロートパターン35の輪郭は、走査線11を横切る個所を除き、走査線11の輪郭線の外側に位置し、走査線11の輪郭線に沿って近接して延びる。画素電極52は、このコンタクトホール43近傍以外において、走査線11の輪郭線から、パターンずれを考慮した充分なマージンを置いて配置される。また、フロートパターン35と、これに接続されない隣の画素電極52との間にも充分なマージンが設けられる。
請求項(抜粋):
略平行に配列される複数の走査線と、この走査線に略直交して配列される複数の信号線と、これら走査線及び信号線により画されるマトリクス状の各領域に配置される画素電極と、この画素電極ごとに配置され前記信号線から該画素電極への信号入力をスイッチングする薄膜トランジスタと、前記走査線、及びこの一部または延在部からなる前記薄膜トランジスタのゲート電極を含む第1導電層と、この第1導電層を覆い前記薄膜トランジスタのゲート絶縁膜をなす第1絶縁膜と、前記薄膜トランジスタの半導体活性膜を含む半導体層と、前記信号線、及び前記薄膜トランジスタのソース及びドレイン電極を含み前記半導体層と同一のマスクパターンの下でパターニングされる第2導電層と、この第2導電層を覆う第2絶縁膜と、この上に配置され前記画素電極を含む第3導電層と、前記第1及び第2絶縁膜を貫くコンタクトホールとを備えたマトリクスアレイ基板であって、前記走査線との間で補助容量を形成するための、前記第2導電層よりなる島状の独立パターンと、前記第2絶縁膜を貫き一の前記画素電極と一の前記独立パターンとを電気的に接続するための画素電極-独立パターン間コンタクトホールとを含み、前記走査線と前記画素電極とが重なり合う個所には、必ず前記独立パターンがこれらの間に介在し、前記一の独立パターンと隣り合う、もう一つの前記画素電極は、前記一の独立パターンの輪郭から、アレイ基板に沿った平面において離間され、前記画素電極と前記独立パターンとが重なり合う個所を除き、前記画素電極は、前記走査線から前記平面にて離間されていることを特徴とするマトリクスアレイ基板。
IPC (3件):
G09F 9/30 338
, G02F 1/1368
, H01L 29/786
FI (4件):
G09F 9/30 338
, G02F 1/136 500
, H01L 29/78 612 C
, H01L 29/78 616 U
Fターム (83件):
2H092JA26
, 2H092JA29
, 2H092JA36
, 2H092JA38
, 2H092JA42
, 2H092JA44
, 2H092JA46
, 2H092JB13
, 2H092JB23
, 2H092JB32
, 2H092JB33
, 2H092JB38
, 2H092JB52
, 2H092JB57
, 2H092JB63
, 2H092JB69
, 2H092KA05
, 2H092KA07
, 2H092KA12
, 2H092KA16
, 2H092KA18
, 2H092KB14
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, 2H092MA14
, 2H092MA15
, 2H092MA16
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, 2H092MA19
, 2H092MA20
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, 2H092MA35
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, 2H092NA24
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, 2H092NA29
, 2H092PA06
, 2H092QA07
, 5C094AA21
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, 5C094BA03
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, 5C094FB12
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, 5F110QQ08
, 5F110QQ09
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