特許

J-GLOBAL ID：200903054154007502

プログラマブル論理アレイ集積回路

発明者： リチャード ジー クリフ ,  バーラム アーニン ,  クレイグ シリング ライトル ,  フランシス ビー ハイル ,  ブルース ビー ペダーセン ,  ケリー ビーンストラ
出願人/特許権者： アルテラ コーポレーション
代理人 (1件)： 浜田 治雄
公報種別：公開公報
出願番号（国際出願番号）：特願平5-107030
公開番号（公開出願番号）：特開平6-053817
出願日： 1993年05月07日
公開日（公表日）： 1994年02月25日
要約：

【要約】【目的】 論理モジュール間の相互接続用の導体ネットワークを備えたプログラマブル論理アレイ集積回路を得る。【構成】 8個の論理モジュール12からなる論理アレイブロック(LAB)14が、集積回路10上に二次元アレイの形で配置される。相互接続回路は、LABの行間に配置された水平方向広域導体20、列間に配置された垂直方向広域導体22、水平方向広域導体20と交差しLAB内の論理モジュールに信号を伝えるための垂直方向の導体24、およびクロックやクリア信号用に使用されるユニバーサル高速導体30から構成される。プログラマブルな相互接続は、水平及び垂直方向の導体の交差部間で行う。

請求項（抜粋）：

各々が複数の入力(A-D)と、出力として前記入力のプログラマブル論理機能を生成する少くとも1つの出力(54)とを有し、複数の論理アレイブロック(14)にグループ分けされ、前記ブロックの行及び列を横切ることを含む二次元アレイの形で前記ブロックがプログラマブル論理アレイ集積回路(10)上に配置された複数の論理モジュール(12)と;連結されたブロック内の論理モジュールの出力を、そのブロック内の論理モジュールの入力に選択的に印加するために、前記ブロックの各々と連結された複数の第1の導体(26)と;複数のグループにグループ分けされ、そのグループの各々はブロックの前記行のそれぞれ1つに連結され、連結された行内の実質的に全部のブロックを各グループ内で連続的に通り過ぎて延在し、前記アレイの第1の寸法に実質的に平行に延在する、複数の第2の導体(20)と;複数のグループにグループ分けされ、そのグループの各々はブロックの前記列のそれぞれ1つに連結され、連結された列内の実質的に全部のブロックを各グループ内で連続的に通り過ぎて延在し、前記アレイの第2の寸法に実質的に平行に延在する、複数の第3の導体(22)と;各論理モジュールの出力を、論理モジュールを含むブロックと連結された第2又は第3の導体のグループ内の第2又は第3の導体の少くとも1つに選択的に印加するための手段(56,57,58,60)と;および前記第2の導体の各々を前記第3の導体の少くとも1つに選択的に接続するための手段(58,60)とを備えたプログラマブル論理アレイ集積回路において、前記ブロックの各々に連結された複数の第4の導体(24)と;前記ブロックの各々と連結された第4の導体の各々に、そのブロックに連結された第2又は第3の導体のグループ内の多数の第2又は第3の導体のどの1つをも選択的に接続するための手段(50)と;および前記ブロックの各々と連結された前記第4の導体の各々を、そのブロック内の論理モジュールの入力に選択的に接続するための手段(52)と、からなることを特徴とするプログラマブル論理アレイ集積回路。

IPC (4件)：

H03K 19/173 101 ,  H01L 21/82 ,  H03K 19/0175 ,  H03K 19/177

FI (2件)：

H01L 21/82 A ,  H03K 19/00 101 J