特許
J-GLOBAL ID：200903054165865578
アナログデジタル変換器
発明者：
,
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出願人/特許権者：
代理人 (3件)：
津軽 進
, 宮崎 昭彦
, 笛田 秀仙
公報種別：公表公報
出願番号（国際出願番号）：特願2003-533446
公開番号（公開出願番号）：特表2005-505183
出願日： 2002年09月09日
公開日（公表日）： 2005年02月17日
要約：
本発明は、サンプルホールド回路(1)と、粗いアナログデジタル変換器(2)と、デジタルアナログ変換器(3)と、結合論理回路と、細かいアナログデジタル変換器(6)とを有する、アナログデジタル変換回路(ADC)であって、更に、電圧電流変換器(7;R1)と、電流ドメインにおける減算手段と、好ましくは、仮想接地ノード(9)における加算手段と、細かいアナログデジタル変換器(6)の入力部における電流電圧変換手段(10;R2)とを有する回路を供給するための基本のパイプライン/サブレンジングアーキテクチャを用いる。好ましくは、細かいアナログデジタル変換器(6)は、更に、電流電圧変換手段(10;R2)に整合された抵抗器(R3)と、デジタルアナログ変換器(3)に対する電流に整合された電流源とを有する。電圧電流変換器(7A;7B)及び電流電圧変換器(10A;10B)の複数の対が、カスケード構成で接続されてもよく、複数のサンプルホールド回路(1)が設けられる。これは、本回路のサンプルレートを増大させる利点を有する。本発明によるインプリメンテーションは、整合されるべき構成要素の数、及び整合の度合いにおける低減を可能にすると共に、既知のインプリメンテーションの欠点を無くした高速及び高分解能を備えるADCを供給する。
請求項（抜粋）：
サンプルホールド回路と、
粗いアナログデジタル変換器と、
デジタルアナログ変換器と、
結合論理回路と、
細かいアナログデジタル変換器と、を有し、
前記サンプルホールド回路が、前記粗いアナログデジタル変換器に接続され、
前記粗いアナログデジタル変換器が、前記デジタルアナログ変換器に接続され、
前記デジタルアナログ変換器が、前記結合論理回路及び前記細かいアナログデジタル変換器に接続される、アナログデジタル変換回路であって、
前記サンプルホールド回路の出力部に接続された電圧電流変換器と、
前記電圧電流変換器及び前記デジタルアナログ変換器に接続された入力部を備える電流ドメインにおける減算手段と、
仮想接地ノードにおける加算手段と、
前記細かいアナログデジタル変換器の入力部において、前記減算手段の出力電流を電圧へ変換するための電流電圧変換手段と、
によって特徴付けられる回路。
IPC (1件)：
FI (1件)：
Fターム (13件)：
5J022AA05
, 5J022AA06
, 5J022AB06
, 5J022BA01
, 5J022BA05
, 5J022BA07
, 5J022CA10
, 5J022CB02
, 5J022CB06
, 5J022CF01
, 5J022CF02
, 5J022CF04
, 5J022CF05
