特許
J-GLOBAL ID：200903054198639140
半導体集積回路
発明者：
,
出願人/特許権者：
代理人 (1件)：
長谷川 芳樹 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-336131
公開番号（公開出願番号）：特開平6-188397
出願日： 1992年12月16日
公開日（公表日）： 1994年07月08日
要約：
【要約】【目的】 マスターチップ上に構成する順序回路のクロックラインの長さのばらつきにより発生するクロックスキューを低減させる半導体集積回路の構造を提供することを目的とする。【構成】 トランジスタ基本回路としての基本セル2を行列的に規則的かつ固定して配置した内部コア領域Aと、この内部コア領域Aの周辺に複数のI/Oセル3が配置されたI/O部Bからなるマスターチップ1を、内部コア領域に予めフリップフロップ等の順序回路を専用に構成する基本セル2が作り込まれた順序回路専用セル領域Cを設けて、複数の基本セル領域Dに分割させた構造としたことを特徴とし、特に、上記マスターチップ1上の順序回路専用セル領域Cには、高駆動クロックバッファ5を作り込んでクロックラインの最短化を図っている。
請求項（抜粋）：
トランジスタ基本回路としての基本セルを行列状に規則的かつ固定して配置した内部コア領域と、該内部コア領域の周辺に複数のI/Oセルを配置したI/O部からなるマスターチップ上で、任意の基本セル間を配線により接続することで所望の論理回路を実現するマスタースライス方式の半導体集積回路において、前記マスターチップ上の内部コア領域は、予め順序回路を専用に構成する基本セルが作り込まれた順序回路専用セル領域と、該順序回路専用セル領域により分割された複数の基本セル領域から構成されていることを特徴とする半導体集積回路。
IPC (2件)：
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