特許
J-GLOBAL ID：200903054222198940
半導体メモリ装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-166475
公開番号（公開出願番号）：特開平6-012878
出願日： 1992年06月25日
公開日（公表日）： 1994年01月21日
要約：
【要約】【構成】 SRAMの出荷前テストが要求されるとき、端子62を介して予じめ定められた時間長さを越えるパルス幅を有するパルス信号PLが与えられる。パルス幅検出回路80は与えられたパルス信号のパルス幅を検出し、保持信号HDを出力する。テストモード信号保持回路90は、保持信号HDに応答して外部から与えられるテストモード要求信号TM′を保持する。出荷前テストが終了された後は、ヒューズ71の溶断により、パルス幅検出回路80が不能化される。【効果】 出荷前テストが行われた後ヒューズ71が溶断されるので、テストモード動作が好ましくなく行われるのが防がれる。
請求項（抜粋）：
半導体メモリ装置であって、外部から与えられるパルス信号を受けるための第1の端子と、外部から与えられるテストモード信号を受けるための第2の端子と、前記第1の端子を介して与えられるパルス信号が予め定められた時間長さを越えるパルス幅を有していることを検出するパルス幅検出手段と、前記パルス幅検出手段に応答して、前記第2の端子を介して与えられるテストモード信号を保持するテストモード保持手段と、前記テストモード信号保持手段内に保持されたテストモード信号に応答して、前記半導体メモリ装置におけるテストを実行するテスト回路手段と、前記テスト回路手段によりテストが実行されるべきでないとき、前記パルス幅検出手段による検出動作を不能化する不能化手段とを含む、半導体メモリ装置。
IPC (4件)：
G11C 11/413
, G01R 31/318
, H01L 21/66
, H01L 27/10 481
G11C 11/34 341 D
, G01R 31/28 B
, G11C 11/34 303
