特許

J-GLOBAL ID：200903054240185901

ゲート電極の製造方法

発明者： グレゴリー・エル・ハンセル ,  ジェイムズ・ジー・ギルバート ,  ジェニファー・ジョンソン
出願人/特許権者： モトローラ・インコーポレイテッド
代理人 (1件)： 本城 雅則 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-265578
公開番号（公開出願番号）：特開平5-211175
出願日： 1992年09月09日
公開日（公表日）： 1993年08月20日
要約：

【要約】【目的】 II-VI族およびIII-V族化合物半導体FETの中に金属ゲート電極18を製造する方法を提供する。【構成】 本方法は、II-VI族またはIII-V族化合物半導体基板12を提供する段階およびその上にゲート電極18の第1部分16を形成する段階を含む。ハードマスク20は、ゲート電極18の第1部分16の上に形成し、平坦化誘電層22は基板12の表面上に形成し、ハードマスク20およびゲート電極18の第1部分16を含んでいる。その後ハードマスクを露出させて除去する。ついでゲート電極18の第2部分28を第1部分16の上に形成する。

請求項（抜粋）：

II-VI族およびIII-V族化合物半導体FETの中に金属ゲート電極(18)を製造する方法であって、前記製造方法は:II-VI族またはIII-V族化合物半導体基板(12)を設ける段階;前記基板(12)の上にゲート電極(18)の第1部分(16)を形成する段階;前記ゲート電極(18)の前記第1部分(16)の上にハードマスク層(20)を形成する段階;前記基板(12)の上に平坦化誘電層(22)形成し、前記平坦化誘電層(22)の中で前記ハードマスク層(20)が露出される段階;前記ハードマスク層(20)を除去する段階;および前記第1部分(16)の上に前記ゲート電極(18)の第2部分(28)を形成する段階;によって構成されることを特徴とする前記の金属ゲート電極(18)の製造方法。

IPC (6件)：

H01L 21/338 ,  H01L 29/812 ,  H01L 21/302 ,  H01L 21/44 ,  H01L 29/48 ,  H01L 29/50