特許

J-GLOBAL ID：200903054244572250

出力バッファ回路

発明者： 千葉 和樹
出願人/特許権者： 日本電気株式会社
代理人 (1件)： ▲柳▼川 信
公報種別：公開公報
出願番号（国際出願番号）：特願平4-351932
公開番号（公開出願番号）：特開平6-177728
出願日： 1992年12月09日
公開日（公表日）： 1994年06月24日
要約：

【要約】【目的】 回路規模を大きくすることなく、抵抗値の大きな抵抗を使用したまま立上がり時間を短くする。【構成】 入力信号100がロウレベル状態に遷移すると、PチャンネルトランジスタT12がオン状態になり、NチャンネルトランジスタT11がオフ状態となる。入力信号100がロウレベル状態に遷移してからインバータ回路2の出力101がハイレベル状態に遷移するまでの間、PチャンネルトランジスタT10,T12がオン状態となり、出力102がハイレベル状態となる。インバータ回路2がハイレベル状態に遷移すると、PチャンネルトランジスタT10,T12及びNチャンネルトランジスタT11が全てオフ状態になる。このとき、出力102は既にハイレベル状態となっており、このハイレベル状態が外部のプルアップ抵抗によって保持される。

請求項（抜粋）：

互いに直列接続されかつ一方が電源端子の一方に接続され、制御電極が互いに共通接続されて入力信号が印加された逆導電型の第1及び第2のトランジスタと、前記入力信号を反転して遅延する遅延手段と、前記電源端子の他方と前記第1及び第2のトランジスタとの間に直列接続され、前記遅延手段の出力信号によって前記第1及び第2のトランジスタのうち前記電源端子の一方に接続されたトランジスタと同一の動作を遅延して行う第3のトランジスタとを有し、前記第1及び第2のトランジスタ同士の直列接続点を出力とするようにしたことを特徴とする出力バッファ回路。

IPC (3件)：

H03K 17/04 ,  H03K 17/687 ,  H03K 19/0175

FI (2件)：

H03K 17/687 F ,  H03K 19/00 101 F

引用特許：

審査官引用 (2件)

• 特開昭59-151523
  
• 特公昭62-029927