半導体装置

発明者： , , ,
出願人/特許権者：
代理人 (6件)：深見久郎 , 森田俊雄 , 仲村義平 , 堀井豊 , 野田久登 , 酒井將行
公報種別：公開公報
出願番号（国際出願番号）：特願2005-303160
公開番号（公開出願番号）：特開2006-186315
出願日： 2005年10月18日
公開日（公表日）： 2006年07月13日
要約：

【課題】アンテナ比が大きくてもプラズマダメージを受けることが無い半導体装置を提供する。【解決手段】このCMOS LSIは、MOSトランジスタ1,4を含むインバータと、インバータの入力ノードN1に接続された比較的長いメタル配線MLと、プラズマプロセス中にメタル配線MLに帯電した電荷をウェルNW,PWに放電するダイオード2,5と、ウェルNW,PW間の電圧を所定電圧以下に維持するMOSトランジスタ3,6とを備える。したがって、アンテナ比が大きい場合でも、プラズマプロセス中にMOSトランジスタ1,4のゲート酸化膜がダメージを受けることがない。【選択図】図1

請求項（抜粋）：

半導体基板の表面に形成され、第1の電圧を受ける第1の導電形式の第1のウェル、前記半導体基板の表面に形成され、第2の電圧を受ける第2の導電形式の第2のウェル、前記第1のウェルの表面に形成され、そのゲートが入力信号を受ける第2の導電形式の第1のトランジスタと、前記第2のウェルの表面に形成され、そのゲートが前記第1のトランジスタのゲートに接続された第1の導電形式の第2のトランジスタとを含む論理回路、前記第1のウェルの表面に形成され、前記第1および第2のトランジスタのゲートと前記第1のウェルとの間に接続された第1のダイオード、前記第2のウェルの表面に形成され、前記第2のウェルと前記第1および第2のトランジスタのゲートとの間に接続された第2のダイオード、および前記第1および第2のウェルの間に接続され、前記第1および第2のウェル間の電圧が予め定められた電圧を超えたことに応じて導通するスイッチング素子を備える、半導体装置。

IPC (5件)：

H01L 27/06 , H01L 27/04 , H01L 21/822 , H01L 21/823 , H01L 27/092

FI (5件)：

H01L27/06 311B , H01L27/04 H , H01L27/04 A , H01L27/04 D , H01L27/08 321H

Fターム (28件)：

5F038BH04 , 5F038BH05 , 5F038BH07 , 5F038BH15 , 5F038CA02 , 5F038CA03 , 5F038CD02 , 5F038CD03 , 5F038CD04 , 5F038CD16 , 5F038DF08 , 5F038EZ12 , 5F038EZ20 , 5F048AC03 , 5F048AC10 , 5F048BA01 , 5F048BE03 , 5F048BE09 , 5F048BF11 , 5F048BF15 , 5F048BF16 , 5F048BF18 , 5F048BG13 , 5F048CC06 , 5F048CC08 , 5F048CC13 , 5F048CC15 , 5F048CC19

引用特許：

出願人引用 (1件)

集積回路装置、集積回路装置のデータ処理方法、および集積回路装置のデータ処理装置
公報種別：公開公報出願番号：特願平4-212478 出願人：松下電器産業株式会社

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