特許

J-GLOBAL ID：200903054309765298

半導体装置

発明者： 木原 弘揮
出願人/特許権者： 富士通株式会社 ,  富士通ヴィエルエスアイ株式会社
代理人 (1件)： 恩田 博宣
公報種別：公開公報
出願番号（国際出願番号）：特願平4-120798
公開番号（公開出願番号）：特開平5-315453
出願日： 1992年05月13日
公開日（公表日）： 1993年11月26日
要約：

【要約】【目的】半導体回路の特性改善を容易に行う半導体回路に関し、チップ上に形成された半導体回路に不具合が生じたとき、マスクパターンの改版前に行う特性改善作業を簡単かつ短時間に行うことを目的とする。【構成】調整素子2はチップ上に半導体回路1とともに形成され、その半導体回路1の特性改善を行う。接離素子3は調整素子2と半導体回路1との間に接続され、調整素子2と半導体回路1とを電気的に接続する接続状態及び調整素子2と半導体回路1とを電気的に切断する切断状態の2つ状態とする。接離制御回路4は一対の電源線La,Lbに対して配線層Lc,Ldを介して接続されている。前記一対の配線層Lc,Ldを介して供給される電圧電源VCC,VGND により接離制御回路4は接離素子3を切離状態にするとともに、一対の配線層Lc,Ldのうちいずれか一方を切断することによって接離制御回路4は接離素子3を接続状態に制御する。

請求項（抜粋）：

チップ上に半導体回路(1)とともに形成され、該半導体回路(1)の特性改善のための調整素子(2)と、前記調整素子(2)と前記半導体回路(1)との間に接続され、該調整素子(2)と該半導体回路(1)とを電気的に接続する接続状態及び該調整素子(2)と該半導体回路(1)とを電気的に切断する切断状態の2つ状態に制御される接離素子(3)と、一対の電源線(La,Lb)に対して配線層(Lc,Ld)を介して接続され、一対の配線層(Lc,Ld)を介して供給される電圧電源(VCC,VGND )に基づいて前記接離素子(3)を切断状態にするとともに、一対の配線層(Lc,Ld)のうちいずれか一方を切断することによって前記接離素子(3)を接続状態に制御する接離制御回路(4)とを設けたことを特徴とする半導体装置。

IPC (3件)：

H01L 21/82 ,  H01L 27/04 ,  H01L 27/092

FI (2件)：

H01L 21/82 F ,  H01L 27/08 321 Z