特許
J-GLOBAL ID：200903054318134993
強誘電体キャパシタ製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
服部 雅紀
公報種別：公開公報
出願番号（国際出願番号）：特願平7-203401
公開番号（公開出願番号）：特開平8-070100
出願日： 1995年08月09日
公開日（公表日）： 1996年03月12日
要約：
【要約】【課題】 強誘電体膜を具備するキャパシタ製造方法を提供する。【解決手段】 半導体基板50上に低誘電体パターン70を形成したのち、キャパシタ下部電極74および物質層を順に形成する。化学機械ポリシング(CMP)方法で前記物質層およびキャパシタ下部電極74を順に研磨してキャパシタ下部電極74をパタニングした後、強誘電体膜78および上部電極80を順に形成する。これにより、キャパシタ下部電極74を容易にパタニングすることができ、キャパシタと隣接キャパシタ間のカップリングキャパシタンスによる素子の誤動作を防止し得る。
請求項（抜粋）：
半導体基板上に低誘電体パターンを形成する段階と、前記低誘電体パターンの形成された結果物上に下部電極および物質層を順に形成する段階と、化学機械ポリシング(CMP)方法で前記物質層および下部電極を順に研磨することにより、前記低誘電体パターンの間に前記下部電極が残るように前記下部電極をパタニングする段階と、前記下部電極のパタニングされた結果物上に強誘電体膜を形成する段階と、前記強誘電体膜上に前記上部電極を形成する段階とを具備することを特徴とするキャパシタ製造方法。
IPC (3件)：
H01L 27/04
, H01L 21/822
, G11C 11/22
