特許

J-GLOBAL ID：200903054342670278

割込み制御システム

発明者： 久野 恭輔
出願人/特許権者： 株式会社リコー
公報種別：公開公報
出願番号（国際出願番号）：特願平7-160781
公開番号（公開出願番号）：特開平9-016411
出願日： 1995年06月27日
公開日（公表日）： 1997年01月17日
要約：

【要約】 (修正有)【目的】 複数の周辺装置からの多数の割り込み要求の調停を効率良く行い、かつ割り込み優先順位の設定を容易に行う。【構成】 システム全体を制御する中央処理装置1、周辺装置1〜3、割り込み要求を調停しCPUへの割り込み要求を生成する割り込み要求調停回路10、割り込みステータスを入出力するためのシフトクロックを生成するシフトクロック生成回路12、シリアル送信データをパラレルデータに変換するRxシリパラ変換回路13、パラレル送信データをシリアルデータに変換するTxシリパラ変換回路14、各周辺装置内の割り込み要求を調停後中央処理装置1に割り込み要求信号を生成しかつ割り込みステータスを生成する割り込み要求調停回路23、33、43、シフトレジスタ回路よりシフトアウトされたデータをシリーズに接続された他の周辺装置のシフトデータと逐次比較する送信データ制御回路26、36、46を設ける構成とする。

請求項（抜粋）：

マイクロプロセッサによるシステムの全体制御を行なう主処理装置と、該主処理装置に割込要求を出力する複数の周辺装置とにより構成される情報処理装置において、上記各周辺装置と上記主処理装置との割込みラインを上記主処理装置を最上流としてシリアル信号線でカスケード接続し、上記各周辺装置には、自装置に付与された上記割込みの優先度を示す上位ビット列と、自装置内の各割込み要求の有/無を予め対応付けられた位置のビット(「1」、「0」)で示す下位ビット列とを登録して、上記上位ビットから順に各周辺装置間で同期して1ビットずつ出力するシフトレジスタ手段と、自装置の実装状態パラメータ情報と装置タイプ情報とを前記シフトレジスタに出力する周辺装置情報生成手段と、上記主処理装置には、上記シリアル信号線を介して隣接する周辺装置から送られてくる上記ビット列に基づき、割込み要求を受け付ける周辺装置と割込み要求内容の判別を行う割込み特定手段と、前記周辺装置情報生成手段から前記シフトレジスタ手段を介して入力された各装置の実装状態パラメータ情報と装置タイプ情報とから周辺装置の状態を解析する周辺装置解析手段と、前記周辺装置情報解析手段から得られた解析情報に基づいて接続されている周辺装置の優先順位を決定し、その優先順位に基づいて周辺装置の順位を設定する優先順位設定手段とを設けることを特徴とする割込み制御システム。

IPC (2件)：

G06F 9/46 322 ,  G06F 9/46 311

FI (2件)：

G06F 9/46 322 G ,  G06F 9/46 311 C