特許

J-GLOBAL ID：200903054368693055

半導体集積回路

発明者： ミン ラン チェン ,  ワーナー ジュエンリン
出願人/特許権者： アメリカン テレフォン アンド テレグラフ カムパニー
代理人 (1件)： 三俣 弘文
公報種別：公開公報
出願番号（国際出願番号）：特願平5-312811
公開番号（公開出願番号）：特開平6-216347
出願日： 1993年11月19日
公開日（公表日）： 1994年08月05日
要約：

【要約】【目的】 SRAMに使用される2個の負荷抵抗がそれぞれ互いにバランスして、比較的高抵抗値を有するようなSRAMメモリ構造を提供すること。【構成】 本発明の半導体集積回路は、基板1と、前記基板1の上に形成された複数の半導体13、15と、シリコンを含む複数の負荷抵抗体23と、前記負荷抵抗体23と基板1との間に形成された誘電体層21と、前記複数の負荷抵抗体23の上に形成された第1誘電体層24と、前記第1誘電体層24の上に形成された金属層27と、からなり、金属層前記27は、前記負荷抵抗体23の表面領域のほぼ全域を覆うことを特徴とする。この構成により、2個(図では左右)の負荷抵抗23が高い抵抗値でバランスすることになる。

請求項（抜粋）：

基板(1)と、前記基板(1)の上に形成された複数の半導体(13、15)と、シリコンを含む複数の負荷抵抗体(23)と、前記負荷抵抗体(23)と基板(1)との間に形成された誘電体層(21)と、前記複数の負荷抵抗体(23)の上に形成された第1誘電体層(24)と、前記第1誘電体層(24)の上に形成された金属層(27)と、からなり、金属層前記(27)は、前記負荷抵抗体(23)の表面領域のほぼ全域を覆うことを特徴とする半導体集積回路。

IPC (2件)：

H01L 27/11 ,  H01L 27/04

引用特許：

審査官引用 (3件)

• 特開平2-155265
  
• 特開平2-155266
  
• 特開昭63-016658