特許
J-GLOBAL ID：200903054414001244
MOSFETおよびその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
大垣 孝
公報種別：公開公報
出願番号（国際出願番号）：特願平7-136671
公開番号（公開出願番号）：特開平8-330582
出願日： 1995年06月02日
公開日（公表日）： 1996年12月13日
要約：
【要約】【目的】 オーバーラップ容量を増やすことなくショートチャネル効果を抑制できるMOSFETの提供。【構成】 p型のシリコン基板10上にゲート絶縁膜12を介してゲート14を具え、このゲート14の両側にSiO2 からなるサイドウォール20を介してソース層22およびドレイン層をそれぞれ具えている。このサイドウォール20は、第1サイドウォール16bおよび第2サイドウォール18aからなり、第1サイドウォール16bは、ゲート絶縁膜12およびシリコン基板10に接しており、かつ、ソース層18aとシリコン基板10直上で接している。また、第2サイドウォール18aは、第1サイドウォール16bに接し、かつ、第1サイドウォール16bと接するソース層22部分の上にそれぞれ張り出して設けてある。
請求項（抜粋）：
第1導電型の基板上にゲート絶縁膜を介してゲートを具え、該ゲートの両側にサイドウォールを介してソース層およびドレイン層をそれぞれ具え、該ソース層および当該ソース層から前記基板に第2導電型の不純物が拡散した領域をソース領域とし、該ドレイン層および当該ドレイン層から前記基板に第2導電型の不純物が拡散した領域をドレイン領域としてなるMOSFETにおいて、前記サイドウォールは、第1サイドウォールおよび第2サイドウォールからなり、該第1サイドウォールは、少なくとも前記ゲート絶縁膜および前記基板に接しており、かつ、前記ソース層または前記ドレイン層と基板直上で接しており、該第2サイドウォールは、前記第1サイドウォールに接し、かつ、前記第1サイドウォールと接する前記ソース層部分および前記ドレイン層部分の上にそれぞれ張り出して設けてなることを特徴とするMOSFET。
FI (2件)：
H01L 29/78 301 S
, H01L 29/78 301 G
