特許

J-GLOBAL ID：200903054423912527

半導体集積回路

発明者： 矢部 友章 ,  佐藤 項一
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平5-303725
公開番号（公開出願番号）：特開平7-161190
出願日： 1993年12月03日
公開日（公表日）： 1995年06月23日
要約：

【要約】【目的】CMOS型半導体集積回路の高速、低消費電力化。【構成】入力信号Ai(但し0≦i≦N-1)とチップイネーブル信号を受け、チップイネーブル時に、前記入力信号Aiと同相になる出力信号Ai ́及び該信号Aiとは逆相の出力信号/Ai ́を生成するN個の入力バッファ回路と、2N個の信号Ai ́、/Ai ́のうちのM個の信号Aj(但しAj=Aj ́またはAj=/Aj ́の相補信号とし、0≦j≦M-1≦N-1)を受けるCMOSゲートとを具備し、前記CMOSゲートの電源間を貫通して流れるリーク電流は、前記信号Ajのすべての組み合わせに対して、該信号Ajがすべて低レベルのときに最小となり、前記入力バッファ回路は、前記チップイネーブル信号がオフ状態のとき、前記信号Ai ́、/Ai ́を低レベルにすることを特徴とする。

請求項（抜粋）：

入力信号Ai(但し0≦i≦N-1)とチップイネーブル信号を受け、チップイネーブル時に、前記入力信号Aiと同相になる出力信号Ai ́及び該信号Aiとは逆相の出力信号/Ai ́を生成するN個の入力バッファ回路と、2N個の信号Ai ́、/Ai ́のうちのM個の信号Aj(但しAj=Aj ́またはAj=/Aj ́とし、0≦j≦M-1≦N-1)を受けるCMOSゲートとを具備し、前記CMOSゲートの電源間を貫通して流れるリーク電流は、前記信号Ajの高レベル・低レベルに関するすべての組み合わせに対して、該信号Ajがすべて低レベルのときに最小となり、前記入力バッファ回路は、前記チップイネーブル信号がオフ状態のとき、前記信号Ai ́、/Ai ́を低レベルにすることを特徴とする半導体集積回路。

IPC (3件)：

G11C 11/413 ,  G11C 11/408 ,  H03K 19/0948

FI (3件)：

G11C 11/34 303 ,  G11C 11/34 354 B ,  H03K 19/094 B