特許
J-GLOBAL ID：200903054451911242
診断回路の誤動作防止回路
発明者：
出願人/特許権者：
代理人 (1件)：
京谷 四郎
公報種別：公開公報
出願番号（国際出願番号）：特願平4-068602
公開番号（公開出願番号）：特開平5-274171
出願日： 1992年03月26日
公開日（公表日）： 1993年10月22日
要約：
【要約】【目的】 診断用ラッチをリセットすることにより装置内部を通常の回路構成にし、診断用ラッチをセットすることにより装置内部を診断用回路構成に切り替える機能を持つ装置(例えば、LSI)において、リセット状態の診断用ラッチがノイズ等によりセット状態になるのを防止することを目的としている。【構成】 オンの診断用ラッチ・リセット信号1が入力されると、リセット信号発生用ラッチ3がリセットされ、その出力はORゲート4を介して診断用ラッチ5のリセット端子に入力され、診断用ラッチ5はリセットされる。何れかのリセット信号発生用ラッチ3がリセットされている限りは、診断用ラッチ5はリセットされ続ける。診断用ラッチ5に所望の値を書き込みたい場合には、スキャンイン回路2により全てのリセット信号発生用ラッチ3をセットし、その後でスキャンインにより診断用ラッチ5に所望の値を書き込む。
請求項（抜粋）：
リセット端子,スキャンイン端子および出力端子を持つ複数のリセット信号発生用ラッチ(3) と複数のリセット信号発生用ラッチ(3) の出力信号が入力されるORゲート(4)と、リセット端子,スキャンイン端子および出力端子を有する複数の診断用ラッチ(5) と、複数のリセット信号発生用ラッチ(3) および複数の診断用ラッチ(5) に、任意の値をスキャンインできるスキャンイン回路(2) と、診断用ラッチ・リセット信号(1) を複数のリセット信号発生用ラッチ(3) のリセット端子に伝える信号線と、ORゲート(4) の出力を複数の診断用ラッチ(5) のリセット端子に伝える信号線とを具備することを特徴とする診断回路の誤動作防止回路。
IPC (2件)：
G06F 11/22 320
, G06F 11/00 350
