特許

J-GLOBAL ID：200903054470028449

冗長アドレス一致検出回路

発明者： 前野 勇 ,  村瀬 泰規
出願人/特許権者： 富士通株式会社 ,  富士通ヴィエルエスアイ株式会社
代理人 (1件)： 井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平4-039194
公開番号（公開出願番号）：特開平5-234395
出願日： 1992年02月26日
公開日（公表日）： 1993年09月10日
要約：

【要約】【目的】多段のゲート回路を使用することなくアドレス一致を検出でき、動作速度を高める上での障害をなくした冗長アドレス一致検出回路の実現にある。【構成】2進化nビットの外部アドレス信号を10進数に変換すると共に、その変換値に従って0番目から2n -1番目までの2n 本のデコード信号線のひとつを選択し、且つ、該選択デコード信号線を介して所定の論理信号を出力する第1の手段と、該デコード信号線の各々と所定の共通点との間に介在する2n 個のスイッチ素子と、2進化nビットの冗長アドレス信号を10進数に変換すると共に、その変換値に従って0番目から2n -1番目までの2n 本の制御信号線のひとつを選択し、且つ、該選択制御信号線を介して前記スイッチ素子に所定論理のオン信号を出力する第2の手段と、を備えることを特徴とする。

請求項（抜粋）：

2進化nビットの外部アドレス信号を10進数に変換すると共に、その変換値に従って0番目から2n -1番目までの2n 本のデコード信号線のひとつを選択し、且つ、該選択デコード信号線を介して所定の論理信号を出力する第1の手段と、該デコード信号線の各々と所定の共通点との間に介在する2n 個のスイッチ素子と、2進化nビットの冗長アドレス信号を10進数に変換すると共に、その変換値に従って0番目から2n -1番目までの2n 本の制御信号線のひとつを選択し、且つ、該選択制御信号線を介して前記スイッチ素子に所定論理のオン信号を出力する第2の手段と、を備えたことを特徴とする冗長アドレス一致検出回路。