特許
J-GLOBAL ID：200903054484541386

半導体集積回路のテスト素子パターンのレイアウト方法

発明者：
笠井 直記

笠井 直記 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 稲垣 清
公報種別：公開公報
出願番号（国際出願番号）：特願平11-215623
公開番号（公開出願番号）：特開2001-044285
出願日： 1999年07月29日
公開日（公表日）： 2001年02月16日
要約：
【要約】【課題】 本チップ及びテストチップを有する半導体ウエハのテストチップに、テスト素子の測定に影響を与えないで本チップの半導体素子と特性が揃ったテスト素子を形成する。【解決手段】 テスト素子パターン104mを有するCADデータD3から、テスト素子領域のパターン104mを素子分離幅だけ拡大してテストチップ上に禁止領域404mを形成する。メモリセルの本チップのパターン204mから、禁止領域404m内にあるパターンを除き、本チップ修正パターン(D7)とし、データD3とデータD7とを合成して、テストチップのためのパターンデータD8とする。これによって、テストチップのパターン密度を本チップのパターン密度と同等にする。
請求項（抜粋）：
本チップの半導体素子を模擬するテスト素子をテストチップ内にレイアウトする、半導体集積回路のテスト素子パターンのレイアウト方法において、テストチップ内にダミーパターン禁止領域を形成し、本チップの所望のパターンから前記ダミーパターン禁止領域に対応する領域中のパターンを除去してダミーパターンを形成し、該ダミーパターンとテスト素子パターンとを合成するステップを有することを特徴とする、半導体集積回路のテスト素子パターンのレイアウト方法。
IPC (8件)：
H01L 21/82 ,  G06F 17/50 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 21/8234 ,  H01L 27/088 ,  H01L 27/108 ,  H01L 21/8242
FI (5件)：
H01L 21/82 T ,  G06F 15/60 654 N ,  H01L 27/04 T ,  H01L 27/08 102 G ,  H01L 27/10 691
Fターム (20件)：
5B046AA08 ,  5B046BA04 ,  5F038CA02 ,  5F038CA17 ,  5F038CA18 ,  5F038DT12 ,  5F038EZ20 ,  5F048AA09 ,  5F048DA09 ,  5F064BB33 ,  5F064DD01 ,  5F064DD03 ,  5F064DD26 ,  5F064DD39 ,  5F064HH06 ,  5F064HH10 ,  5F083GA27 ,  5F083PR01 ,  5F083ZA20 ,  5F083ZA28
引用特許：
出願人引用 (1件) 審査官引用 (1件)

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