特許

J-GLOBAL ID：200903054521185153

MOS型トランジスタの形成方法

発明者： 塚本 雅則
出願人/特許権者： ソニー株式会社
代理人 (1件)： 船橋 國則
公報種別：公開公報
出願番号（国際出願番号）：特願平7-281426
公開番号（公開出願番号）：特開平9-129869
出願日： 1995年10月30日
公開日（公表日）： 1997年05月16日
要約：

【要約】【課題】 熱処理時におけるゲート絶縁膜へのホウ素の突き抜けを防止する。【解決手段】 Siの基板1上に、ゲート絶縁膜4を介してPoly-Si層5とイオン注入ストッパー層6とからなるゲート電極パターン7を形成し、次いで第1不純物のイオン注入を行い、続いて熱処理を行って基板1にソース/ドレイン拡散層10を形成する。次にゲート電極パターン7を覆うようにして基板1上に金属膜11を形成した後、第2不純物を、イオン注入ストッパー層6を透過させることなくソース/ドレイン拡散層10の表層部にイオン注入し、この表層部を注入した第2不純物でミキシングするとともに、表層部のSiをアモルファス化する。そして熱処理によって、ソース/ドレイン拡散層10の表層部とゲート電極パターン7のPoly-Si層5とを、金属膜11とシリサイド化反応させる。

請求項（抜粋）：

シリコン系材料からなる基体上にゲート絶縁膜を介してポリシリコン層とイオン注入ストッパー層とをこの順に形成し、その後この積層体をパターニングして前記ポリシリコン層とイオン注入ストッパー層とからなるゲート電極パターンを形成する第1工程と、第1不純物のイオン注入を行い、続いて熱処理を行って前記基体にソース拡散層、ドレイン拡散層を形成する第2工程と、前記ゲート電極パターンを覆うようにして前記基体上に金属膜を形成する第3工程と、第2不純物を、前記イオン注入ストッパー層を透過させることなく前記ソース拡散層、ドレイン拡散層の表層部にイオン注入し、該表層部を注入した第2不純物でミキシングするとともに、前記表層部のシリコンをアモルファス化する第4工程と、熱処理によって、前記ソース拡散層、ドレイン拡散層の表層部と前記ゲート電極パターンのポリシリコン層とをそれぞれ、前記金属膜とシリサイド化反応させる第5工程とを有していることを特徴とするMOS型トランジスタの形成方法。

IPC (4件)：

H01L 29/78 ,  H01L 21/336 ,  H01L 21/266 ,  H01L 21/28 301

FI (4件)：

H01L 29/78 301 P ,  H01L 21/28 301 T ,  H01L 21/265 M ,  H01L 29/78 301 G