特許

J-GLOBAL ID：200903054601083505

半導体記憶装置

発明者： 飛田 洋一
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-132069
公開番号（公開出願番号）：特開平9-320296
出願日： 1996年05月27日
公開日（公表日）： 1997年12月12日
要約：

【要約】【課題】 バーインモードにおいて、複数のワード線に確実に電圧ストレスを印加することで、テスト時間を短縮することができる半導体記憶装置を提供する。【解決手段】 テストモードにおいて、テスト指示信号TESTを受けて、Vpp発生回路107の出力であるワード線駆動電圧Vppに外部電源電圧VCCQ が印加される。ワード線駆動信号発生回路505は、テスト指示信号TESTとバーイン信号TCを受けて、駆動する複数のワード線を選択するとともに、上記ワード線駆動電圧Vppを受けて、選択したワード線を駆動するワード線駆動信号を生成する。

請求項（抜粋）：

複数の行および列からなるマトリックス状に配列した複数のメモリセルと、前記メモリセルの前記複数の行にそれぞれ接続された複数のワード線と、前記複数のワード線の各々に駆動電圧を供給する内部電源電圧回路と、前記メモリセルのデータを出力する出力回路用の電圧を供給する外部電源と、通常モードの指定時に、前記内部電源電圧回路の出力を選択して供給する第1の状態と、テストモードの指定時に、前記内部電源電圧回路の出力に前記外部電源の供給電圧を印加した電圧を選択して供給する第2の状態とを切換える電圧切換手段と、テストモードの指定時に、前記複数のワード線のうち複数のものを同時に選択して前記電圧切換手段の出力により駆動するワード線選択駆動手段とを備えた、半導体記憶装置。

IPC (4件)：

G11C 29/00 303 ,  G01R 31/28 ,  G01R 31/3185 ,  G11C 11/401

FI (4件)：

G11C 29/00 303 B ,  G01R 31/28 B ,  G01R 31/28 W ,  G11C 11/34 371 A