特許

J-GLOBAL ID：200903054603786023

キャッシュメモリ

発明者： 山田 朗
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 高田 守
公報種別：公開公報
出願番号（国際出願番号）：特願平6-062826
公開番号（公開出願番号）：特開平7-271673
出願日： 1994年03月31日
公開日（公表日）： 1995年10月20日
要約：

【要約】【目的】 プリフェッチが可能であり、しかもヒット率が高いキャッシュメモリの提供。【構成】 プリフェッチ不要ビット記憶部10には各エントリのプリフェッチの要否が記憶される。プリフェッチ済ビット記憶部9には各エントリのプリフェッチの済/未済が記憶される。プリフェッチ完了信号生成回路11はプリフェッチ要のエントリの総てのプリフェッチが済んだ場合にプリフェッチ完了信号を生成する。この信号とプリフェッチ済ビット記憶部9及びプリフェッチ不要ビット記憶部10の内容とに基づいてプリフェッチ内容のリプレースを禁ずる。

請求項（抜粋）：

主メモリのアドレスを複数のエントリに記憶するアドレス記憶部に記憶したアドレスに対応する前記主メモリの領域における格納データをデータ記憶部の対応するエントリにプリフェッチすべくなしてあるマイクロプロセッサのキャッシュメモリにおいて、前記アドレス記憶部のエントリの夫々につき、プリフェッチの要否を記憶する手段と、前記アドレス記憶部のエントリの夫々につき、プリフェッチの済/未済を記憶する手段と、プリフェッチ要のエントリの総てがプリフェッチ済となった場合にプリフェッチ完了信号を生成する手段と、プリフェッチのために生成されたアドレスがヒットし、そのエントリがプリフェッチ済であり、且つプリフェッチ完了信号が生成されている場合に該エントリのリプレースを禁ずる手段とを備えることを特徴とするキャッシュメモリ。