特許
J-GLOBAL ID:200903054655253465

半導体素子の製造方法

発明者:
出願人/特許権者:
代理人 (1件): 山川 政樹
公報種別:公開公報
出願番号(国際出願番号):特願平7-206731
公開番号(公開出願番号):特開平8-046202
出願日: 1995年07月21日
公開日(公表日): 1996年02月16日
要約:
【要約】【課題】 チャンネル領域以外の不純物拡散領域を酸化膜で保護することにより接合漏れを減少させ、バルクシリコンとの接合キャパシタンスを減少させることのできるトランジスタの製造方法を提供すること。【解決手段】 本発明のMOSトランジスタの製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にゲートを形成する工程と、ゲートの両側に側壁スペーサを形成する工程と、ゲートの両側の基板をエッチングしてリセス部を形成する工程と、基板のリセス部の底面にのみ絶縁膜を形成する工程と、絶縁膜の上部のリセス部を半導体層で満たす工程と、半導体層と接するようにゲートの両側の半導体基板内に不純物領域を形成する工程とを含む。
請求項(抜粋):
半導体基板上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にゲートを形成する工程と、ゲートの両側に側壁スペーサを形成する工程と、ゲートの両側の基板をエッチングしてリセス部を形成する工程と、基板のリセス部の底面にのみ絶縁膜を形成する工程と、絶縁膜の上部のリセス部を半導体層で満たす工程と、ゲートの両側の半導体基板内に前記半導体層の端部と接するように不純物領域を形成する工程と、を含むことを特徴とする半導体素子の製造方法。
FI (2件):
H01L 29/78 301 G ,  H01L 29/78 301 S
引用特許:
審査官引用 (2件)
  • 特開昭61-237470
  • 特開昭61-237471

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