特許

J-GLOBAL ID：200903054688267500

2重目的キャッシュ・タグ・アレイを持つマイクロプロセッサ・アーキテクチャ

発明者： デビッド・ジェイ・シッピィ
出願人/特許権者： インターナショナル・ビジネス・マシーンズ・コーポレイション
代理人 (1件)： 合田 潔 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-337846
公開番号（公開出願番号）：特開平9-212423
出願日： 1996年12月18日
公開日（公表日）： 1997年08月15日
要約：

【要約】【課題】 2次キャッシュが用いられていない時に無駄にならない内部2次キャッシュ・タグ領域を持つマイクロプロセッサ・アーキテクチャを提供する。【解決手段】 マイクロプロセッサ・アーキテクチャはデータを格納するため、関連するオンチップ・タグ・メモリと共にオンチップに配置された第1キャッシュ・メモリを含む。第1動作モードではデータを格納するため、第2動作モードでは第2キャッシュ・メモリの内容に関連したタグを格納するため、オンチップで第2メモリが用意される。動作モードは制御ロジックによってセットされ、モード制御レジスタにビットをセットすることによってモードが選択される。ビットがセットされると、制御ロジックは第2メモリが追加オンチップ・キャッシュ・メモリとして機能する第1モードから、第2メモリが外部2次キャッシュ・メモリのタグを格納する第2モードにシステムを変更する。本発明は、オンチップのキャッシュが増えるかまたはオフチップ2次キャッシュ用にタグ・メモリ域が与えられる柔軟なキャッシュ構造を提供する。

請求項（抜粋）：

データを格納するため第1基板に置かれた第1キャッシュ・メモリ手段と、前記第1キャッシュ・メモリ手段の内容に関連したデータを格納するため前記第1基板に配置された第1キャッシュ・タグ・メモリ手段と、第1動作モードではデータを格納し、第2動作モードでは第2キャッシュ・メモリ手段の内容に関連した情報を格納するために前記第1基板に配置された第2メモリ手段と、前記第2メモリ手段の動作モードをセットする制御手段と、を含む、マイクロプロセッサ・アーキテクチャ。

IPC (2件)：

G06F 12/08 310 ,  G06F 12/08

FI (3件)：

G06F 12/08 310 Z ,  G06F 12/08 W ,  G06F 12/08 F