信号遅延回路

発明者： , ,
出願人/特許権者：
代理人 (1件)：田澤博昭 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-033039
公開番号（公開出願番号）：特開2000-232485
出願日： 1999年02月10日
公開日（公表日）： 2000年08月22日
要約：

【要約】【課題】所定の遅延時間を得るためのFIFO回路のメモリ容量を削減する。【解決手段】入力側論理部13aが、遅延設定制御部2からの指示によりFIFO回路11の入力側を初期化し、FP信号103とESデータ有効信号102を入力して、入力許可信号111aを出力することにより、各FIFO回路11にはパケットごとにESデータ101が格納される。所定の遅延時間後に、遅延設定制御部2からの指示により、出力側論理部13bが、FIFO回路11の出力側を初期化し、出力レートパルス信号106により、格納されているESデータ101を読み出す。選択部14がFIFO回路11の出力を選択してRSデータ104として出力する。

請求項（抜粋）：

時分割多重して伝送され離散的周期で現れるパケットごとのESデータ(エレメンタリストリームデータ)と、上記パケットの先頭を示すFP信号(フレームパルス信号)と、上記ESデータが有効であることを示すESデータ有効信号とを入力して、一定の周期でデータが現れるRSデータ(ラスターストリームデータ)を出力する信号遅延回路において、入力した上記ESデータを、所定の遅延時間を経過後に上記RSデータとして出力するよう制御するために、入力初期化要求信号を出力し、上記所定の遅延時間を経過後に出力初期化要求信号を出力する遅延設定制御部と、上記パケットごとのESデータを格納し、上記所定の遅延時間を付加するために必要な容量を確保するよう並列に配置された複数個のFIFO回路と、上記遅延設定制御部からの入力初期化要求信号と、入力される上記FP信号により、入力初期化信号を出力して上記複数個のFIFO回路の入力を初期化し、上記FP信号を入力するたびに上記FIFO回路を切り替え、上記ESデータ有効信号を入力するたびに上記ESデータを上記FIFO回路に格納するよう制御する入力側論理部と、上記複数個のFIFO回路からの上記パケットごとの出力を切り替えて、上記パケットごとにRSデータを出力する選択部と、上記遅延設定制御部からの出力初期化要求信号により、出力初期化信号を出力して上記複数個のFIFO回路の出力を初期化し、一定の周期で入力される出力レートパルス信号により、上記複数個のFIFO回路に格納されている上記ESデータを、上記RSデータとして読み出し、上記出力レートパルス信号をカウントすることにより上記パケットの終了を検知して上記選択部の出力切り替えを制御し、上記出力初期化信号を出力したときと、上記パケットの終了を検知したときに、上記パケットの先頭を示すパケット先頭信号を出力する出力側論理部とを備えたことを特徴とする信号遅延回路。

IPC (4件)：

H04L 13/08 , G06F 5/06 333 , H04J 3/00 , H04J 3/04

FI (4件)：

H04L 13/08 , G06F 5/06 333 , H04J 3/00 M , H04J 3/04 A

Fターム (16件)：

5K028AA07 , 5K028KK01 , 5K028KK03 , 5K028KK32 , 5K028MM16 , 5K028NN01 , 5K028NN22 , 5K028NN23 , 5K028SS26 , 5K034AA11 , 5K034EE11 , 5K034HH23 , 5K034HH27 , 5K034HH46 , 5K034HH57 , 5K034PP07

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