特許
J-GLOBAL ID：200903054730009192
半導体回路
発明者：
出願人/特許権者：
代理人 (1件)：
佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平9-144182
公開番号（公開出願番号）：特開平10-336016
出願日： 1997年06月02日
公開日（公表日）： 1998年12月18日
要約：
【要約】【課題】 高速に且つ低消費電力で動作し、レイアウト面積の小さい半導体回路を実現する。【解決手段】 ソースが電源電圧VDDに接続し、ドレインが出力端子T1 ,T2に接続し、ゲートが論理回路10の相補出力端子に接続したノードND2,ND1に交差して接続するpMOSトランジスタPT2,PT3と、ドレインが出力端子T1 ,T2 に接続し、ソースがノードND1、ND2に接続し、ゲートにクロック信号CLKを印加するnMOSトランジスタNT1,NT2を有し、出力端子T1 ,T2 間にゲートにクロック信号CLKを印加するpMOSトランジスタPT1を接続し、出力端子T1 ,T2 と接地電位GND間にゲートがそれぞれノードND2,ND1に接続するnMOSトランジスタNT3,NT4を設け、クロック信号CLKのレベルに応じてプリチャージと評価動作を相互に行う。
請求項（抜粋）：
所定の処理を行い、処理結果に応じて第1と第2の端子の何れか一つを所定の電位に保持する機能回路と、一対の相補的な出力端子を構成する第3と第4の端子と、電源電圧の供給線および上記第3の端子間に接続され、制御電極が上記第2の端子に接続されている第1のトランジスタと、電源電圧の供給線および上記第4の端子間に接続され、制御電極が上記第1の端子に接続されている第2のトランジスタと、上記第3の端子および上記第1の端子間に接続され、制御電極が制御信号の入力端子に接続されている第3のトランジスタと、上記第4の端子および上記第2の端子間に接続され、制御電極が上記制御信号の入力端子に接続されている第4のトランジスタと、上記第3の端子および共通電位間に接続され、制御電極が上記第2の端子に接続されている第5のトランジスタと、上記第4の端子および共通電位間に接続され、制御電極が上記第1の端子に接続されている第6のトランジスタと、上記第3および第4の端子間に設けられ、上記制御信号に応じて、当該第3と第4の端子を接続するまたは切り離すスイッチング素子とを有し、上記制御信号は相互に第1と第2のレベルに保持され、上記第1のレベルに保持されているとき、上記スイッチング素子が導通状態に設定され、上記第3および第4の出力端子が所定のレベルに保持され、上記制御信号が上記第2のレベルに保持されているとき、上記スイッチング素子が非導通状態に保持され、上記第3および第4のトランジスタが導通状態に保持され、上記第1および第2の端子の電位に応じて、上記第3および第4の端子のレベルが設定される半導体回路。
IPC (2件)：
FI (2件)：
H03K 19/096 B
, H03F 3/45 Z
