特許
J-GLOBAL ID：200903054764874607
半導体集積回路
発明者：
出願人/特許権者：
代理人 (1件)：
鈴木 喜三郎 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-013097
公開番号（公開出願番号）：特開2001-203328
出願日： 2000年01月21日
公開日（公表日）： 2001年07月27日
要約：
【要約】【課題】 回路の大型化を伴うことなく、クロックパルスの立ち上がり部分のスキューを低減できる半導体集積回路を提供する。【解決手段】 複数のバッファ11〜13が先端から末端に亘り樹形状に配置接続されている。先端のバッファ11の入力はインバータ14の出力に接続されており、一方、末端のバッファ13の出力はインバータ15の入力に接続されている。各バッファ11〜13は、入力されたパルスを反転せずに出力する。インバータ14の入力にはクロック信号が供給されており、一方、インバータ15の出力はD型フリップフロップ16のクロック端子CLKに接続されている。インバータ14、15は、入力されたパルスを反転して出力する。
請求項（抜粋）：
インバータセル及びバッファセルが、PチャネルトランジスタのドレインとNチャネルトランジスタのドレインとから相補的な出力を得るように構成された半導体集積回路であって、入力されるクロック信号を反転して出力する第1のインバータセルと、入力されるクロック信号を同相で出力するバッファセルの組合せ回路であって、前記第1のインバータセルから出力されるクロック信号を入力し、該クロック信号を複数のクロック信号に分岐して出力する前記組合せ回路と、前記組合せ回路から出力される少なくとも1つのクロック信号を入力し、該クロック信号を反転して出力する少なくとも1つの第2のインバータセルと、を具備することを特徴とする前記半導体集積回路。
IPC (3件)：
H01L 27/04
, H01L 21/822
, H03K 5/13
5F038AZ02
, 5F038CD06
, 5F038CD08
, 5F038EZ20
, 5J001AA05
, 5J001BB00
, 5J001BB05
, 5J001BB12
