特許

J-GLOBAL ID：200903054771849510

半導体装置およびその製造方法

発明者： 森本 豊太 ,  國島 巌 ,  飯沼 俊彦 ,  百瀬 寿代 ,  土明 正勝 ,  須黒 恭一 ,  中島 博臣 ,  岩井 洋 ,  勝又 康弘
出願人/特許権者： 株式会社東芝
代理人 (1件)： 三好 秀和 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-016538
公開番号（公開出願番号）：特開平5-218410
出願日： 1992年01月31日
公開日（公表日）： 1993年08月27日
要約：

【要約】 (修正有)【構成】 素子分離領域3を有するシリコン基板1と、このシリコン基板1の表面にゲート絶縁膜4を介して形成されたポリシリコンゲート電極5と、このポリシリコンゲート電極5に接した酸化膜6と、この酸化膜6に接して設けられた側壁7と、ポリシリコンゲート電極5に対して自己整合的に設けられたソース・ドレイン領域8とを備え、これらソース・ドレイン領域8およびポリシリコンゲート電極5上に遷移8族の金属であるNiを用いてモノシリサイドを形成する。【効果】 低温プロセスに適しており、浅い接合が可能なため、微細構造とすることができる。這い上がり現象が起こらないため、ゲート・ソース間あるいはゲート・ドレイン間のショート不良が生じない。シリサイド形成プロセスが低温であることから、従来のTiSi2 に比べて不純物拡散が抑えられ、高性能なDual-gate CMOSが達成される。

請求項（抜粋）：

素子分離領域を有する半導体基板と、この半導体基板表面にゲート絶縁膜を介して形成されたポリシリコンゲート電極と、このポリシリコンゲート電極に接した酸化膜と、この酸化膜に接して設けられた側壁と、前記ポリシリコンゲート電極に対して自己整合的に設けられたソース・ドレイン領域とを備え、これらソース・ドレイン領域およびポリシリコンゲート電極上に遷移8族の金属のモノシリサイドを形成したことを特徴とする半導体装置。

IPC (2件)：

H01L 29/784 ,  H01L 21/76

引用特許：

審査官引用 (3件)

• 特開昭60-084859
  
• 特開昭61-218461
  
• 半導体装置およびその製造方法
  公報種別：公開公報   出願番号：特願平4-077942   出願人：株式会社東芝