特許
J-GLOBAL ID：200903054807683266
半導体装置の製法
発明者：
出願人/特許権者：
代理人 (1件)：
伊沢 敏昭
公報種別：公開公報
出願番号（国際出願番号）：特願平4-211000
公開番号（公開出願番号）：特開平6-037063
出願日： 1992年07月15日
公開日（公表日）： 1994年02月10日
要約：
【要約】【目的】 レジスト層をマスクとしてポリSi等の導電材層をドライエッチングして電極層又は配線層を形成する方法において、レジスト層の除去を容易にする。【構成】 半導体基板10の表面を覆う絶縁膜12の上にポリSi等の導電材層を形成した後、この導電材層に対してCl系又はBr系のエッチングガスを用い且つレジスト層16をマスクとするドライエッチング処理を施して該導電材層の残存部からなる電極層14A又は配線層を形成する。そして、ドライエッチングの際にレジスト層16の表面に形成された変質層16Aを、O2 ガスとF成分含有ガスとの混合ガスを用い且つ基板10を加熱しないアッシング処理により除去する。この後、残存するレジスト層16は、H2 SO4 +H2 O2 等を用いる酸洗浄処理により簡単に除去することができ、絶縁膜12の膜減りも抑制できる。
請求項（抜粋）：
(a)基板の表面を覆う絶縁膜の上に半導体、高融点金属及び高融点金属シリサイドのうちの少なくとも1つのものからなる導電材層を形成する工程と、(b)前記導電材層の上に所望の電極又は配線パターンに従ってレジスト層を形成する工程と、(c)塩素系又は臭素系のエッチングガスを用い且つ前記レジスト層をマスクとするドライエッチング処理により前記導電材層をパターニングして該導電材層の残存部からなる電極層又は配線層を形成する工程と、(d)前記ドライエッチング処理の際に前記レジスト層の表面に形成された変質層を、酸素ガスとフッ素成分含有ガスとの混合ガスを用い且つ前記基板を加熱しないアッシング処理により除去する工程と、(e)前記変質層の除去後に残存するレジスト層を酸洗浄処理により除去する工程とを含む半導体装置の製法。
IPC (2件)：
H01L 21/302
, H01L 21/027
