特許
J-GLOBAL ID：200903054812319769
半導体装置およびその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
佐藤 一雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-230878
公開番号（公開出願番号）：特開平10-074775
出願日： 1996年08月30日
公開日（公表日）： 1998年03月17日
要約：
【要約】【課題】 半導体基板のチャネル層表面の損傷やストレスを低減し、半導体基板のチャネル層表面付近に発生する負電荷や準位の発生を抑制することによって、特性の安定した半導体装置およびその製造方法を提供するものである。【解決手段】 本発明によるFETは、表面保護膜を形成する際に、半導体基板表面に損傷を与えないようなプロセスを採用するとともに、その表面保護膜の材質も、半導体基板表面の電気的特性を安定させるような材料を用いることを特徴のひとつとする。さらに、本発明によるFETは、チャネル層の表面の電子密度を上げることによって半導体基板表面の準位を電気的に中性化して安定させることを特徴のひとつとする。
請求項（抜粋）：
半導体層上にゲート電極を載せ、そのゲート電極の両側におけるソース・ドレイン領域間に挟まれた、この半導体層の表面部分をチャネルとして用いるようにした半導体装置であって、前記半導体層の表面のうちの少なくとも外部に露呈した部分を被う、プラズマCVD以外のプロセスを用いて得られるSiO2 等のシリコンの酸化物による保護膜を備えることを特徴とする半導体装置。
IPC (2件)：
H01L 21/338
, H01L 29/812
