PLL回路

発明者： , ,
出願人/特許権者：
代理人 (1件)：青山葆 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-046176
公開番号（公開出願番号）：特開2000-244473
出願日： 1999年02月24日
公開日（公表日）： 2000年09月08日
要約：

【要約】【課題】タイムスタンプに同期してシステムクロックを再生するPLL回路において、VCOの電圧制御にDACを使う従来の構成では、LSI化や高精度化に問題があった。【解決手段】入力されるタイムスタンプと再生クロックの分周値を比較する位相比較回路と、アップダウンカウンタと、出力をフィードバックした加算器と、加算器のキャリー出力をLPFで平均化してVCOに入力する構成で、DACを使わずに高精度なPLL回路を実現できる。

請求項（抜粋）：

データパケット中に伝送されてくるタイムスタンプを用いてシステムクロックを生成するPLL回路であって、前記データパケットを入力し、パケット内のあらかじめ決められた位置に記録されたタイムスタンプを抽出して出力するタイムスタンプ抽出手段と、前記システムクロックをタイムスタンプの周期まで分周し分周値を出力する分周手段と、前記タイムスタンプと前記分周値とを比較し、周波数引き込みを行って分周値の位相が遅れている場合はアップ信号を出力し、分周値の位相が進んでいる場合はダウン信号を出力する位相比較手段と、前記アップ信号と前記ダウン信号とを入力し、これらの入力に従ってNビット(Nは2以上の整数)のカウンタをカウントアップおよびカウントダウンしてNビットのカウント値を出力するアップダウンカウンタ手段と、前記カウント値を入力し、カウント値が更新される周期の2のN乗分の1以下の周期でNビットのカウント値とNビットの加算手段の出力とを加算し、加算結果の最上位のキャリーを出力する加算手段と、前記キャリーを入力し、キャリーの高周波数成分を除去して制御電圧を出力する低域通過フィルタ手段と、前記制御電圧を入力し、制御電圧に応じた周波数に変換し前記システムクロックを出力する可変周波数発振手段とを有するPLL回路。

IPC (4件)：

H04L 7/033 , H03L 7/06 , H04N 5/06 , H04N 7/24

FI (4件)：

H04L 7/02 B , H04N 5/06 Z , H03L 7/06 Z , H04N 7/13 Z

Fターム (32件)：

5C020AA07 , 5C020AA09 , 5C020AA16 , 5C020CA13 , 5C020CA15 , 5C059RC04 , 5C059RE04 , 5C059RF28 , 5C059RF30 , 5C059SS30 , 5C059UA08 , 5C059UA12 , 5J106AA04 , 5J106BB04 , 5J106CC01 , 5J106CC24 , 5J106CC38 , 5J106CC52 , 5J106DD13 , 5J106DD19 , 5J106KK03 , 5J106KK05 , 5J106KK18 , 5J106KK38 , 5J106KK39 , 5K047GG44 , 5K047MM33 , 5K047MM46 , 5K047MM49 , 5K047MM55 , 5K047MM56 , 5K047MM63

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