特許
J-GLOBAL ID：200903054858088303
半導体集積回路装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平6-300602
公開番号（公開出願番号）：特開平8-162478
出願日： 1994年12月05日
公開日（公表日）： 1996年06月21日
要約：
【要約】【目的】 ゲート長0.8μm以下の微細なゲート電極上にセルフアラインで低抵抗層を重ねることにより、高周波化特性の向上したマイクロ波集積回路を歩留まりよく形成する。【構成】 ゲート電極5の上部に堆積した酸化シリコン膜を異方性エッチングしてゲート電極5上の開孔19Aの側壁にサイドウォールスペーサ17Aを形成した後、ゲート電極5上の窒化シリコン膜12をエッチングしてゲート電極5の上端部を露出させ、その上にセルフアラインで低抵抗層を形成する。サイドウォールスペーサ17Aを形成する際、窒化シリコン膜12がエッチングストッパとなるので、ゲート電極5の側壁のサイドウォールスペーサ8Aが削れて基板1が露出するのを確実に防止することができる。
請求項（抜粋）：
次の工程(a)〜(f)を含むことを特徴とする半導体集積回路装置の製造方法。(a)半導体基板の主面上にFETのゲート電極を形成した後、前記ゲート電極の側壁に第1のサイドウォールスペーサを形成する工程、(b)前記半導体基板の主面上に前記ゲート電極を覆う第1の絶縁膜、前記第1の絶縁膜とエッチングレートが異なる第2の絶縁膜、前記第2の絶縁膜とエッチングレートが異なる第3の絶縁膜を順次堆積した後、前記ゲート電極の上部に前記ゲート電極のゲート長よりも大径の開孔を設けたフォトレジストを前記第3の絶縁膜上に被着する工程、(c)前記フォトレジストをマスクにして前記第3の絶縁膜と前記第2の絶縁膜とを順次異方性エッチングすることにより、前記開孔の底部の前記第1の絶縁膜を露出させる工程、(d)前記フォトレジストを除去した後、前記半導体基板の主面上に前記第1および第3の絶縁膜とエッチングレートが異なる第4の絶縁膜を堆積し、前記第4の絶縁膜を異方性エッチングすることにより、前記ゲート電極の上部における前記第2および第3の絶縁膜の側壁に第2のサイドウォールスペーサを形成する工程、(e)前記第2のサイドウォールスペーサをマスクにして前記ゲート電極の上部の前記第1の絶縁膜をエッチングすることにより、前記ゲート電極の上端部を露出させる工程、(f)前記半導体基板の主面上に前記ゲート電極を構成する導電材料よりも電気抵抗の低い低抵抗導電膜を堆積した後、前記低抵抗導電膜をパターニングして前記ゲート電極上に低抵抗層を形成する工程。
IPC (3件)：
H01L 21/338
, H01L 29/812
, H01L 21/3065
H01L 29/80 F
, H01L 21/302 J
, H01L 29/80 B
