特許

J-GLOBAL ID：200903054861052751

半導体記憶装置

発明者： 濱本 武史
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-082945
公開番号（公開出願番号）：特開平8-279290
出願日： 1995年04月07日
公開日（公表日）： 1996年10月22日
要約：

【要約】【目的】 半導体記憶装置の消費電力の低減を図ることを1つの目的とする。【構成】 ビット線BL1と、電極ノードEN1との間にメモリセル1が接続される。そのメモリセル1は、トランジスタ1Tがビット線BL1に接続され、キャパシタ1Cが電極ノードEN1に接続される。動作において、電極ノードEN1の電位をLレベルに立下げた後、ワード線WLの電位を立上げる。これにより、選択的に電位が立下げられた電位ノードに接続されたメモリセルのみからビット線に電荷が読出される。したがって、複数のビット線のうち、選択されたもののみを動作させることができる。その結果、消費電力を低減することができる。

請求項（抜粋）：

並列配置された複数のビット線と、前記複数のビット線のそれぞれに対応して設けられ、それらのビット線と交互に並んで配置された複数の電極ノードと、前記複数のビット線および前記複数の電極ノードに交差して配置され、データの読出時に所定の電位にされるワード線と、各前記ビット線およびその各ビット線と対をなす前記電極ノードと、前記ワード線との交点にそれぞれ配置され、各々が、それらのビット線、電極ノードおよびワード線に接続された複数のメモリセルとを備え、各1対の前記ビット線および前記電極ノードに接続された前記メモリセルは、第1および第2の電極を有し、その第1の電極が前記電極ノードに接続されたキャパシタと、前記ワード線の電位を受けるゲート電極を有し、前記第2の電極および前記ビット線の間に接続されたMOSトランジスタとを含み、前記データの読出時に、その読出のために選択された前記メモリセルに接続された前記電極ノードの電位を、そのメモリセルにおいて前記MOSトランジスタが前記所定の電位に応答して導通することが可能になる前記第2の電極の電位を得る第1のレベルにし、その読出のために選択されていない前記メモリセルに接続された前記電極ノードの電位を、そのメモリセルにおいて前記MOSトランジスタが前記所定の電位に応答して導通することが不可能になる前記第2の電極の電位を得る第2のレベルにする電極ノード電位制御手段をさらに備えた、半導体記憶装置。

IPC (4件)：

G11C 11/407 ,  G11C 11/413 ,  H01L 27/108 ,  H01L 21/8242

FI (4件)：

G11C 11/34 354 Z ,  G11C 11/34 341 C ,  H01L 27/10 681 B ,  H01L 27/10 681 G

引用特許：

審査官引用 (3件)

• 特開平4-038787
  
• 特開平4-117695
  
• 特公昭55-007635