特許
J-GLOBAL ID：200903054862063790
タイミング制御回路
発明者：
出願人/特許権者：
代理人 (1件)：
小鍜治 明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-100812
公開番号（公開出願番号）：特開平5-191234
出願日： 1992年04月21日
公開日（公表日）： 1993年07月30日
要約：
【要約】【目的】 位相同期ループ(PLL)に用いられるタイミング制御回路に関するもので、タイミング制御を行う信号遅延回路の遅延量を調整する機能を提供することを目的とする。【構成】 信号遅延回路30として遅延量を制御できる遅延回路要素10を複数個直列に接続したものを用い、各々の遅延回路要素10の遅延制御信号20を共通接続して全ての遅延回路要素10の遅延値を同時に変更できるようにし、選択回路40と双方向シフトレジスタ回路50と位相検出回路120とシフト制御回路124と遅延制御回路60の組み合わせで遅延制御信号20を制御して所望の遅延量を選択することによって、広範囲なタイミング制御を実現する。【効果】 遅延制御信号20を用いた遅延値制御と選択回路40と双方向シフトレジスタ回路50及び遅延制御回路60との組み合わせで、位相制御の情報をダイナミックに信号遅延回路にフィードバックして所望の遅延量を選択することによって広範囲な位相制御を行うことができる。
請求項（抜粋）：
与えられた信号を一定時間遅延させて出力する複数の遅延値を有する遅延回路要素をn個(n≧2,nは整数)直列に接続してなる遅延回路と、前記遅延回路要素各々の出力の内の1つを選択して出力する選択回路と、前記遅延回路に与えられる信号と前記選択回路の出力信号の位相が一致するように選択すべき前記遅延回路要素の出力を決定する位相制御回路と、前記遅延回路要素自身の遅延値を制御する遅延制御回路を具備し、前記位相制御回路が位相同期には前記遅延回路全体での遅延量が不足していると判断した場合に、前記遅延制御回路が前記遅延回路要素の遅延値を変更して前記遅延回路における遅延制御範囲を変更することを特徴とするタイミング制御回路。
IPC (2件)：
引用特許：
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