特許
J-GLOBAL ID：200903054877629552
巡回冗長検査同期装置
発明者：
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出願人/特許権者：
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代理人 (1件)：
谷 義一 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-220322
公開番号（公開出願番号）：特開平7-170200
出願日： 1994年09月14日
公開日（公表日）： 1995年07月04日
要約：
【要約】【目的】 ビット単位でブロックの境界を識別することにより、バイト同期されブロック同期されたデータをブロックの開始時点前に出力する構成の簡単な巡回冗長検査(CRC)同期装置を提供する。【構成】 バイト動作によりブロック境界を区分できるCRC同期装置は、ビット同期された入力データを入力するNバイトシフトレジスタ21と、上記Nバイトシフトレジスタ21の出力端に連結された補償多項式駆動部22と、上記ビット同期された入力データを入力し、上記補償多項式駆動部22の出力を入力して、補償多項式モジューロ2減算および生成多項式モジューロ2除算を実行する演算部23と、上記演算部23に接続されたブロック同期識別部24と、上記Nバイトシフトレジスタ21とブロック同期識別部24に連結されてバイト同期された出力データを出力する64:8データ選択部25を具備する。
請求項（抜粋）：
r(rは自然数)ビットの確認ビットとm(mはrより大きい自然数)ビットのメッセージビットで構成されたn(nはr+mである自然数)ビットであるNバイトのブロック符号で生成多項式G(x)=xr +...+1を用いる巡回冗長検査同期装置において、初期には論理レベル‘0’でNバイトが全て初期化され、入力されたバイト列をNバイトおよびN-1バイトシフトさせてシフトされたバイト列を出力するNバイトシフトレジスタと、上記Nバイトシフトレジスタから出力される最上位バイトの各ビットに対し、上記生成多項式でモジューロ2除算し、剰余(C(x))を1ビット上位のビット方向にシフトした補償多項式(C(x)x)を駆動させる補償多項式駆動手段と、既演算された剰余を貯蔵するr(rは生成多項式のr)個の剰余レジスタのバイトを上位ビットとし、データ入力端子から入力されたデータを下位ビットとして、上記ビット順序で剰余rビットと入力された全てのビットに対し、それぞれ上記補償多項式駆動手段で駆動された多項式(C(x)x)でモジューロ2減算をした後、上記生成多項式G(x)でモジューロ2除算して剰余が‘0’であるか否かをシンドローム出力(PR0ないしRR(r-1))信号として出力する演算手段と、上記演算手段から出力されるシンドローム出力(RR0ないしRR(r-1))をそれぞれバイト時間間隔で検出し、所定回数以上連続してブロック周期間隔で同一のシンドローム出力が出力されるかによってデータ選択信号と同期を知らせる状態信号とブロックを識別するための同期信号を出力するブロック同期識別手段と、上記ブロック同期識別手段から出力されるデータ選択信号によってブロック同期を検出し、演算手段のシンドローム出力に従ってバイトを構成するビットを選択して、バイト同期されたデータを出力するデータ選択手段とを具備して、バイト動作によりブロック境界を区分することができるようにしたことを特徴とする巡回冗長検査同期装置。
IPC (3件)：
H03M 13/00
, H04L 1/00
, H04L 7/00
