特許

J-GLOBAL ID：200903054906003544

ディジタルフィルタ、集積回路及びディジタルフィルタ装置

発明者： 橋詰 昭義 ,  柳井 明弘 ,  河野 政裕 ,  加藤 雅弘
出願人/特許権者： 住友金属工業株式会社
代理人 (1件)： 河野 登夫
公報種別：公開公報
出願番号（国際出願番号）：特願平11-049054
公開番号（公開出願番号）：特開2000-252793
出願日： 1999年02月25日
公開日（公表日）： 2000年09月14日
要約：

【要約】【課題】 入力データ遅延部と演算部とを、それぞれ周期が異なる動作タイミング信号で作動させることが可能であり、その為、並列度の拡大が容易であり、これにより、処理の高速化を図ることができるディジタルフィルタの提供。【解決手段】 時系列的に入力されたディジタルデータDinを遅延させる入力データ遅延部1〜3と、入力データ遅延部1〜3が遅延させたディジタルデータa1〜c1を演算する演算部4〜13と備え、演算部4〜13がディジタルデータa1〜c1を演算することによりフィルタ処理を行うディジタルフィルタ。入力されたディジタルデータDinと周期が等しい第1動作タイミング信号CLKが、入力データ遅延部1〜3へ入力されるべくなしてあり、第1動作タイミング信号CLK及び第1動作タイミング信号CLKより周期が長い第2動作タイミング信号LDが演算部4〜13へ入力される構成である。

請求項（抜粋）：

時系列的に入力されたディジタルデータを遅延させる入力データ遅延部と、該入力データ遅延部が遅延させたディジタルデータを演算する演算部とを備え、該演算部が前記ディジタルデータを演算することによりフィルタ処理を行うディジタルフィルタにおいて、前記入力されたディジタルデータと周期が等しい第1動作タイミング信号が、前記入力データ遅延部へ入力されるべくなしてあり、第1動作タイミング信号より周期が長い第2動作タイミング信号が前記演算部へ入力されるべくなしてあることを特徴とするディジタルフィルタ。