特許
J-GLOBAL ID：200903054938442078
メモリ制御装置
発明者：
出願人/特許権者：
代理人 (1件)：
鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平4-178452
公開番号（公開出願番号）：特開平6-019438
出願日： 1992年07月06日
公開日（公表日）： 1994年01月28日
要約：
【要約】【目的】本発明の目的は特に表示処理用の複数のワークメモリを独立かつ並列に制御するメモリ制御装置において、機能的互換を損なうことなく、ワークメモリ数の増減を容易に実現することにある。【構成】表示処理用の複数のメモリを独立かつ並列に制御するメモリ制御装置において、フラグレジスタ6のステータス情報に基づいて、描画データ書込み回路3、イメージデータ読出し/転送回路4、ワークメモリ消去回路5のそれぞれは、切換え回路2により制御されて、対応するワークメモリM1-M3に対して書込み、読出し、消去の各動作を実行することになる。
請求項（抜粋）：
複数のメモリのそれぞれとデータ交換を行なうためのデータバス手段と、前記各メモリの書き込み、読出しの各ステータス情報を保持するステータスレジスタ手段と、このステータスレジスタ手段に保持されたステータス情報に基づいて前記各メモリに対して書込み動作および読出し動作をそれぞれ独立かつ並列に実行するメモリ処理手段とを具備したことを特徴とするメモリ制御装置。
IPC (4件)：
G09G 5/00
, G06F 12/06 530
, G06F 15/64 450
, G06F 15/72
