特許

J-GLOBAL ID：200903054950061306

半導体装置の製造方法

発明者： 竹下 輝樹
出願人/特許権者： 旭化成マイクロシステム株式会社
代理人 (1件)： 森 哲也 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-168268
公開番号（公開出願番号）：特開2000-357773
出願日： 1999年06月15日
公開日（公表日）： 2000年12月26日
要約：

【要約】【課題】キャパシタとMOSトランジスタとへのコンタクトホールを同時にエッチングする際に、MOSトランジスタの上部電極がエッチングされてしまうことを回避する。【解決手段】ゲート電極を構成するタングステンシリサイド膜13を形成する際に、上部電極7の上面のエッチングストッパ形成領域にもタングステンシリサイド膜13を積層しておく。キャパシタC及びMOSトランジスタTRを含む領域に層間絶縁膜21を形成し、この上に上部電極7及び不純物拡散領域へのコンタクトホール23、24を形成するためのパターンを形成し、これを用いてエッチングを行うと、コンタクトホール23の部分の層間絶縁膜21が先に打ち抜かれるが、上部電極7の上にはタングステンシリサイド膜13が積層されこれがエッチングストッパとして作用するから、コンタクトホール24を形成するためにエッチングを継続しても、上部電極7がエッチングされることはない。

請求項（抜粋）：

容量絶縁膜を挟む上下電極としての導電性膜からなるキャパシタと一の素子とを含む領域に層間絶縁膜を積層し、当該層間絶縁膜を平坦化した後、当該層間絶縁膜に前記キャパシタの上部電極に配線するための配線路及び前記一の素子に配線するための配線路を同時に形成するようにした半導体装置の製造方法において、前記上部電極としての前記導電性膜の上層に、前記層間絶縁膜とのエッチングの選択比が大きいエッチングストッパ膜を形成するようにしたことを特徴とする半導体装置の製造方法。

IPC (7件)：

H01L 27/04 ,  H01L 21/822 ,  H01L 21/3065 ,  H01L 21/8234 ,  H01L 27/06 ,  H01L 27/108 ,  H01L 21/8242

FI (5件)：

H01L 27/04 C ,  H01L 21/302 J ,  H01L 27/04 P ,  H01L 27/06 102 A ,  H01L 27/10 651

Fターム (39件)：

5F004DA00 ,  5F004DA16 ,  5F004DA23 ,  5F004DA25 ,  5F004DB02 ,  5F004DB03 ,  5F004DB15 ,  5F004EA14 ,  5F004EA22 ,  5F004EA23 ,  5F004EB01 ,  5F004EB02 ,  5F004EB03 ,  5F004EB08 ,  5F004FA03 ,  5F038AC05 ,  5F038AC15 ,  5F038AR07 ,  5F038AR09 ,  5F038AV06 ,  5F038EZ12 ,  5F038EZ15 ,  5F038EZ16 ,  5F038EZ17 ,  5F038EZ20 ,  5F048AB01 ,  5F048AC10 ,  5F048BB06 ,  5F048BB08 ,  5F048BG01 ,  5F048BG12 ,  5F083AD14 ,  5F083GA27 ,  5F083JA02 ,  5F083JA32 ,  5F083JA35 ,  5F083PR06 ,  5F083PR12 ,  5F083PR57