特許

J-GLOBAL ID：200903054954581428

電界効果型薄膜トランジスタの製造方法

発明者： 平山 秀雄
出願人/特許権者： 株式会社東芝
代理人 (1件)： 須山 佐一
公報種別：公開公報
出願番号（国際出願番号）：特願平10-160809
公開番号（公開出願番号）：特開平11-354805
出願日： 1998年06月09日
公開日（公表日）： 1999年12月24日
要約：

【要約】 (修正有)【課題】 酸化膜を通さずにソース・ドレイン領域に不純物を添加し、一方、簡便にかつ効率よく形成された低濃度領域には酸化膜を通して不純物を添加する。【解決手段】 絶縁表面を有する基板上に、非単結晶半導体層、ゲート絶縁膜、導電膜を順に形成する工程と、シリル化可能なレジストを塗布する工程と、レジストを所定のパターンにパターニングする工程と、レジストの上層部をシリル化しシリル化層とする工程と、シリル化層よりも下層のレジストを狭める工程と、下層のレジストを狭める工程の前または後に、レジストをマスクとしてパターン以外の領域の導電膜およびゲート絶縁膜を除去し、非単結晶半導体層を露出させる工程と、レジストまたは導電膜をマスクとして非単結晶半導体層に不純物を注入する第1の注入工程と、第1の注入工程の前または後にシリル化された層を除去する工程と、シリル化層が除去されたレジストまたはゲート電極をマスクとして非単結晶半導体層に第1の注入工程で注入した不純物の濃度より低濃度の不純物を注入する第2の注入工程とを備える。

請求項（抜粋）：

絶縁表面を有する基板上に非単結晶半導体層を形成する工程と、前記非単結晶半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に導電膜を形成する工程と、前記導電膜上にシリル化可能なレジストを塗布する工程と、前記レジストを所定のパターンにパターニングする工程と、前記レジストの上層部をシリル化しシリル化層とする工程と、前記シリル化層よりも下層のレジストを狭める工程と、前記下層のレジストを狭める工程の前または後に、前記レジストをマスクとして前記パターン以外の領域の前記導電膜および前記ゲート絶縁膜を除去し、前記非単結晶半導体層を露出させる工程と、前記レジストまたは前記導電膜をマスクとして前記非単結晶半導体層に不純物を注入する第1の注入工程と、前記第1の注入工程の前または後に前記シリル化された層を除去する工程と、前記シリル化層が除去されたレジストまたは前記ゲート電極をマスクとして前記非単結晶半導体層に前記第1の注入工程で注入した不純物の濃度より低濃度の不純物を注入する第2の注入工程とを具備することを特徴とする電界効果型薄膜トランジスタの製造方法。

IPC (3件)：

H01L 29/786 ,  H01L 21/336 ,  H01L 21/027

FI (6件)：

H01L 29/78 617 V ,  H01L 21/30 570 ,  H01L 29/78 616 A ,  H01L 29/78 616 L ,  H01L 29/78 616 M ,  H01L 29/78 627 C