特許

J-GLOBAL ID：200903054958229745

メモリセル回路及びマルチポート半導体記憶装置

発明者： 岡野 廣
出願人/特許権者： 富士通株式会社
代理人 (1件)： 石川 泰男
公報種別：公開公報
出願番号（国際出願番号）：特願平6-300014
公開番号（公開出願番号）：特開平8-161890
出願日： 1994年12月02日
公開日（公表日）： 1996年06月21日
要約：

【要約】【目的】 ポート数を増加させても、ビット線数の増加を抑制し、高集積化が可能なメモリセル及びマルチポート記憶装置を提供する。【構成】 書込端子TW 及び読出端子TR を有するデータ記憶手段2と、書込用ワード線WWLに制御端子が接続され、書込用ワード線WWLの信号論理に対応して書込用ビット線WBLと書込端子TW とを接続する第1スイッチ手段Q1 と、読出端子TR に制御端子が接続され、データ記憶手段2の記憶データの信号論理に応じて二つの端子の間の接続を行うとともに、一方の端子が接地された第2スイッチ手段Q2 と、読出用ワード線RWLに制御端子が接続され、読出用ワード線RWLの信号論理に対応して読出用ビット線RBLと第2スイッチ手段Q2の他方の端子とを接続する第3スイッチ手段Q3 と、を備えて構成する。

請求項（抜粋）：

書込端子及び読出端子を有するデータ記憶手段と、書込用ワード線に制御端子が接続され、書込用ワード線の信号論理に対応して書込用ビット線と前記書込端子とを接続する第1スイッチ手段と、前記読出端子に制御端子が接続され、前記データ記憶手段の記憶データの信号論理に応じて二つの端子の間の接続を行うとともに、一方の端子が接地された第2スイッチ手段と、読出用ワード線に制御端子が接続され、読出用ワード線の信号論理に対応して読出用ビット線と前記第2スイッチ手段の他方の端子とを接続する第3スイッチ手段と、を備えたことを特徴とするメモリセル回路。

IPC (3件)：

G11C 11/41 ,  H01L 21/8244 ,  H01L 27/11

FI (2件)：

G11C 11/34 K ,  H01L 27/10 381

引用特許：

審査官引用 (4件)

• 特開平1-307091
  
• 特開平2-014488
  
• 特開平3-073493
  
• 特開平4-060991