特許
J-GLOBAL ID：200903054982415541
集積回路用抵抗負荷及びその作成方法、及びSRAM
発明者：
出願人/特許権者：
代理人 (1件)：
中村 稔 (外6名)
公報種別：公表公報
出願番号（国際出願番号）：特願平8-525102
公開番号（公開出願番号）：特表平11-500268
出願日： 1996年02月09日
公開日（公表日）： 1999年01月06日
要約：
【要約】本発明は、絶縁複合基板装置、例えばサファイア上のシリコンの上に設けられた半導体およびその製造方法、特に、サファイア基板上の超薄いシリコ層を利用する抵抗、トランジスタメモリセルあるいは他の回路素子、およびそれらの製造方法である。本発明の特徴は、トランジスタまたは他の回路素子に自己整合された薄いシリコン層に抵抗性負荷を備え、例えば、ポリシリコン層の除去を可能にし、あるいはコンパクトなメモリセル、アナログ回路または他の集積回路を可能にする。本発明の他の特徴は、寄生効果を除去あるいは減少することである。本発明の第3の特徴は、プロセス特性を改善することである。本発明の第4の特徴は、製品の歩留りを向上することである。
請求項（抜粋）：
論理デバイス、アナログまたは混合された信号素子あるいは静電気放電回路等のような集積回路用の抵抗負荷であって、 主面を有する絶縁基板と、 前記主面上に設けられた、1,100 Åより小さい厚さを有する薄いシリコン層と、 ソース、ドレインおよびゲートを有する前記薄いシリコン層に形成されたトランジスタと、 前記薄いシリコン層に設けられた少なくとも1つの電界効果トランジスタ(FET)を画定するための、前記薄いシリコン層上に設けられた多結晶シリコン層であって、前記FETはソース領域、ドレイン領域および前記ソースとドレイン領域間に導電路を形成するチャネル領域を有し、 イオン注入された導電率を定める材料を有する、前記薄いシリコン層に設けられ、且つ前記トランジスタに自己整合された抵抗負荷と、 を有する抵抗負荷。
IPC (2件)：
H01L 21/8244
, H01L 27/11
