特許
J-GLOBAL ID：200903055002979238
高速スイッチング入力バッファ
発明者：
,
出願人/特許権者：
代理人 (6件)：
深見 久郎
, 森田 俊雄
, 仲村 義平
, 堀井 豊
, 野田 久登
, 酒井 將行
公報種別：公表公報
出願番号（国際出願番号）：特願2002-513098
公開番号（公開出願番号）：特表2004-504751
出願日： 2001年06月29日
公開日（公表日）： 2004年02月12日
要約：
半導体装置のための入力バッファ回路(300)は、PMOSトランジスタ(306)、NMOSトランジスタ(308)、およびプルアップ回路(314)を含む。プルアップ回路(314)は、PMOSトランジスタ(306)のバルク領域に電圧を印加して正の基板効果を引き起こし、これはPMOSトランジスタ(306)のしきい値電圧の絶対値を一時的に、入力バッファ(300)がスイッチングされた場合に、低下させる。これは入力バッファ(300)が従来の入力バッファよりも高速でスイッチングすることを可能にする。入力バッファ(300)はインバータ、NOR、NAND、または他の入力バッファである。
請求項（抜粋）：
半導体装置のための入力バッファ回路(300)であって、
(a) 入力ノード(302)と、
(b) 出力ノード(310)と、
(c) ソースノード、ゲートノード、ドレインノード、およびバルクノードを備えたPMOSトランジスタ(306)とを含み、前記PMOSトランジスタ(306)の前記ソースノードは第1の電源電圧(304)に接続され、さらに
(d) ソースノード、ゲートノード、およびドレインノードを備えたNMOSトランジスタ(308)を含み、前記ソースノードは接地に接続され、
前記PMOSおよびNMOSトランジスタ(306,308)の前記ゲートノードは、前記入力ノード(302)に接続され、前記PMOSおよびNMOSトランジスタ(306,308)の前記ドレインノードは、前記出力ノード(310)に接続され、さらに
(e) 前記PMOSトランジスタ(306)の前記バルクノードと第2の電源電圧とに接続されるプルアップ回路(314)を含む、入力バッファ回路(300)。
IPC (1件)：
FI (1件)：
Fターム (11件)：
5J056AA01
, 5J056BB10
, 5J056BB18
, 5J056DD13
, 5J056DD29
, 5J056DD51
, 5J056EE07
, 5J056EE11
, 5J056EE13
, 5J056FF08
, 5J056KK02
