特許
J-GLOBAL ID：200903055009357917
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-264474
公開番号（公開出願番号）：特開平6-120243
出願日： 1992年10月02日
公開日（公表日）： 1994年04月28日
要約：
【要約】【目的】ゲート電極と拡散層のオーバーラップをなくし、ゲート電極と拡散層間に発生する寄生容量を低減してLSIの動作スピードの低下および寄生容量での消費電力を防止する。【構成】多結晶シリコン膜3の上に設けたゲート電極形成用のパターンを有するフォトレジスト膜4を、マスクとしてリンイオン5を多結晶シリコン膜3を介してP型シリコン基板1にイオン注入しN型拡散層6を形成した後、フォトレジスト膜4をマスクとして多結晶シリコン膜3をエッチング除去し、ゲート電極3aを形成する。その際のゲート電極3aのサイドエッチ量を調整することにより、ゲート電極3aと拡散層6とのオーバーラップをなくし、寄生容量を低減する。
請求項（抜粋）：
一導電型半導体基板の表面に設けた絶縁膜の上に多結晶シリコン膜を堆積する工程と、前記多結晶シリコン膜の上にフォトレジスト膜を塗布してパターニングしゲート電極形成用のパターンを形成する工程と、前記フォトレジスト膜をマスクとし前記多結晶シリコン膜を介して前記半導体基板に不純物をイオン注入し逆導電型拡散層を形成する工程と、再度前記フォトレジスト膜をマスクとして前記多結晶シリコン膜をエッチングしゲート電極を形成する工程とを含むことを特徴とする半導体装置の製造方法。
IPC (4件)：
H01L 21/336
, H01L 29/784
, H01L 21/265
, H01L 21/302
H01L 29/78 301 P
, H01L 21/265 H
