半導体装置

発明者： , , ,
出願人/特許権者：
代理人 (8件)：鈴江武彦 , 河野哲 , 中村誠 , 蔵田昌俊 , 峰隆司 , 福原淑弘 , 村松貞男 , 橋本良郎
公報種別：公開公報
出願番号（国際出願番号）：特願2006-329521
公開番号（公開出願番号）：特開2008-147239
出願日： 2006年12月06日
公開日（公表日）： 2008年06月26日
要約：

【課題】製造プロセスの複雑化や製造コストの増大を招くことなく、デュアルメタルゲートCMOS構造を実現する。【解決手段】基板上にn,pチャネルの各MISトランジスタ100,200を有する半導体装置であって、nMISトランジスタ100は、基板10上に形成されたp型半導体領域101と、p型半導体領域101上にゲート絶縁膜104を介して形成され、1モノレイヤー以上3nm以下の下層ゲート電極111と、下層ゲート電極111上に形成され、平均的な電気陰性度が下層ゲート電極111のそれより0.1以上小さい上層ゲート電極112とを含み、pMISトランジスタ200は、基板10上に形成されたn型半導体領域201と、n型半導体領域201上にゲート絶縁膜204を介して形成され、上層ゲート電極111と同一金属材料からなるゲート電極210とを含んで形成されている。【選択図】図6

請求項（抜粋）：

基板上にnチャネルMISトランジスタとpチャネルMISトランジスタが形成された半導体装置であって、前記nチャネルMISトランジスタは、前記基板上に形成されたp型半導体領域と、前記p型半導体領域上に形成された第1のゲート絶縁膜と、前記第1のゲート絶縁膜上に形成され、膜厚が1モノレイヤー以上3nm以下である第1下層ゲート電極と、前記第1下層ゲート電極上に形成され、平均的な電気陰性度が第1下層ゲート電極の平均的な電気陰性度よりも0.1以上小さく、金属材料で形成された第1上層ゲート電極とを含んで形成され、前記pチャネルMISトランジスタは、前記基板上に形成されたn型半導体領域と、前記n型半導体領域上に形成された第2のゲート絶縁膜と、前記第2のゲート絶縁膜上に形成され、前記金属材料で形成された第2ゲート電極とを含んで形成されていることを特徴とする半導体装置。

IPC (6件)：

H01L 21/823 , H01L 27/092 , H01L 21/28 , H01L 29/423 , H01L 29/49 , H01L 29/78

FI (4件)：

H01L27/08 321D , H01L21/28 301R , H01L29/58 G , H01L29/78 301G

Fターム (51件)：

4M104AA01 , 4M104BB30 , 4M104BB32 , 4M104BB34 , 4M104BB37 , 4M104BB38 , 4M104BB39 , 4M104CC05 , 4M104DD37 , 4M104DD43 , 4M104DD65 , 4M104DD78 , 4M104EE03 , 4M104EE14 , 4M104EE16 , 4M104EE17 , 4M104FF13 , 4M104GG09 , 4M104GG10 , 4M104GG14 , 5F048AC03 , 5F048BA01 , 5F048BB09 , 5F048BB10 , 5F048BB11 , 5F048BB12 , 5F048BB14 , 5F048BC06 , 5F048BE03 , 5F048BG12 , 5F048BG13 , 5F048DA23 , 5F140AA40 , 5F140AB03 , 5F140BA01 , 5F140BD04 , 5F140BD13 , 5F140BF01 , 5F140BF06 , 5F140BF11 , 5F140BF16 , 5F140BF21 , 5F140BF26 , 5F140BF27 , 5F140BF31 , 5F140BF32 , 5F140BG08 , 5F140BG27 , 5F140BG28 , 5F140BG30 , 5F140CB01

引用特許：

出願人引用 (1件)

半導体装置およびその製造方法
公報種別：公開公報出願番号：特願2002-374679 出願人：株式会社ルネサステクノロジ

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