特許
J-GLOBAL ID：200903055100271669
可変遅延回路と遅延微調整回路
発明者：
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出願人/特許権者：
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代理人 (1件)：
徳若 光政
公報種別：公開公報
出願番号（国際出願番号）：特願平11-194331
公開番号（公開出願番号）：特開2001-024488
出願日： 1999年07月08日
公開日（公表日）： 2001年01月26日
要約：
【要約】【課題】 使い勝手のよく、回路の簡素化を図りつつ診断が容易な可変遅延回路及び遅延微調整回路を提供する。【解決手段】 インバータゲートの負荷容量をNAND回路に設けられたミラー容量で実現することで微小な遅延時間の切替えを実現する。つまり、第1と第2の入力端子を有する論理ゲート回路を用い、第1の入力端子と出力端子との間に設けられた容量手段を設け、上記第1の入力端子を遅延すべき信号伝達経路に接続して上記インバータゲートの負荷容量とし、上記第2の入力端子に遅延時間に供給される切り替え信号により論理ゲートがゲートを閉じた状態では上記ミラー容量を付加せず、論理ゲートを開いた状態では上記ミラー容量を付加して遅延時間を上記ミラー容量分増加させる。
請求項（抜粋）：
第1と第2の入力端子を有する論理ゲート回路と、上記論理ゲート回路の第1の入力端子と出力端子との間に設けられた容量手段とを備え、上記第1の入力端子を遅延すべき信号伝達経路に接続し、上記第2の入力端子に遅延時間の第1の切り替え信号を供給してなることを特徴とする可変遅延回路。
Fターム (14件)：
5J001AA04
, 5J001AA05
, 5J001BB02
, 5J001BB05
, 5J001BB10
, 5J001BB12
, 5J001BB14
, 5J001BB19
, 5J001BB20
, 5J001BB21
, 5J001BB24
, 5J001CC03
, 5J001DD05
, 5J001DD09
