特許

J-GLOBAL ID：200903055157560578

半導体集積回路装置

発明者： 大塚 文雄
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 秋田 収喜
公報種別：公開公報
出願番号（国際出願番号）：特願平4-301115
公開番号（公開出願番号）：特開平6-151858
出願日： 1992年11月11日
公開日（公表日）： 1994年05月31日
要約：

【要約】【目的】 MISFETを有する半導体集積回路装置において、前記MISFETの動作速度の高速化を図る。【構成】 第1導電型の半導体領域2の主面上に絶縁膜3を介在して形成される真性半導体領域4と、前記真性半導体領域4の主面部に形成され、かつ前記第1導電型の半導体領域と同一導電型で形成される第1導電型のソース領域及びドレイン領域(n型半導体領域8)と、前記真性半導体領域4の主面上に形成されるゲート絶縁膜5と、前記ゲート絶縁膜5上に形成されるゲート電極6とで構成されるMISFETを有する半導体集積回路装置であって、前記第1導電型の半導体領域2と前記真性半導体領域4との間に形成される絶縁膜3の膜厚を前記第1導電型の半導体領域2から真性半導体領域4にトンネル電流が流れる程度の厚さで構成する。

請求項（抜粋）：

第1導電型の半導体領域の主面上に絶縁膜を介在して形成される真性半導体領域と、前記真性半導体領域の主面部に形成され、かつ前記第1導電型の半導体領域と同一導電型で形成される第1導電型のソース領域及びドレイン領域と、前記真性半導体領域の主面上に形成されるゲート絶縁膜と、前記ゲート絶縁膜上に形成されるゲート電極とで構成されるMISFETを有する半導体集積回路装置であって、前記第1導電型の半導体領域と前記真性半導体領域との間に形成される絶縁膜の膜厚を前記第1導電型の半導体領域から真性半導体領域にトンネル電流が流れる程度の厚さで構成したことを特徴とするMISFETを有する半導体集積回路装置。