特許
J-GLOBAL ID：200903055169893106
行冗長性を持たせたフラッシュ記憶装置、その記憶装置へのアドレス方法及びその記憶装置の予備調整方法
発明者：
出願人/特許権者：
代理人 (1件)：
山川 政樹
公報種別：公開公報
出願番号（国際出願番号）：特願平4-057310
公開番号（公開出願番号）：特開平6-028889
出願日： 1992年02月12日
公開日（公表日）： 1994年02月04日
要約：
【要約】【目的】 不揮発性半導体記憶装置に行冗長性を設ける方法および装置を開示する。【構成】 この方法および装置は、記憶装置列を消去する前に、不良素子を有する行ばかりでなく冗長行をも含むすべての行を含めて、記憶素子の各行を予備調節する。
請求項（抜粋）：
複数の電気的にプログラムでき且つ電気的に消去可能な記憶素子を備え、その各々がソース領域、ドレイン領域、浮動ゲート、および制御ゲートを有する記憶装置列であって、縦列に配列され、各々がその縦列の記憶素子のドレイン領域に結合されている複数のビット線と、第1の行を成し、第1の行の各素子の制御ゲートに結合されている第1のワード線と、第2の行を成し、第2の行の各素子の制御ゲートに結合されている第2のワード線と、第3の行を成し、第3の行の各素子の制御ゲートに結合されている第3のワード線と、第4の行を成し、第4の行の各素子の制御ゲートに結合されている第4のワード線と、読取り動作のため第1の行がアドレスされた場合および第1の行が正しく機能しない場合には第3のワード線を選択し、読取り動作のため第2の行がアドレスされた場合および第2の行が正しく機能しない場合には第4のワード線を選択するように、行アドレスを復号し且つワード線を選択する手段と、複数のビット線を選択し、選択したビット線に結合されている記憶素子のソース領域を、プログラム動作時に第1の電位に結合し、記憶素子のソース領域を、読取り動作時に第1の電位に結合し、記憶素子のソース領域を、消去動作時に第2の電位に結合する手段と、を有することを特徴とする記憶装置。
IPC (2件)：
G11C 29/00 301
, G11C 16/06
