特許

J-GLOBAL ID：200903055173471054

半導体装置

発明者： 坂尾 眞人 ,  大屋 秀市
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-237948
公開番号（公開出願番号）：特開平6-085193
出願日： 1992年09月07日
公開日（公表日）： 1994年03月25日
要約：

【要約】【目的】高集積DRAMに用いられる高誘電率膜を有するキャパシタにおいて、隣接するキャパシタ間のカップリング容量を低減する。【構成】キャパシタはタンタル4aおよび白金5aよりなる蓄積電極6aとこれに積層した高誘電率膜8aと対向電極9aとにより構成されている。隣接する蓄積電極6aは、高誘電率膜8aにより誘電率が例えば2桁程度小さい絶縁膜7aにより隔絶されている。

請求項（抜粋）：

半導体基板の表面に形成されていた第1の絶縁体膜と該第1絶縁膜の上に配置されてかつ前記半導体基板と接続するように形成されていた複数の蓄積電極とに、高誘電率膜と対向電極とが積層されており、少なくつもり隣接する前記蓄積電極の間が前記高誘電率膜の誘電率よりも低い誘電率を有する第2絶縁膜で隔絶されていることを特徴とする半導体装置。

IPC (2件)：

H01L 27/108 ,  H01L 27/04

引用特許：

審査官引用 (3件)

• 特開平4-206569
  
• 特開平4-206870
  
• 特開平4-080959