特許
J-GLOBAL ID：200903055264235752
半導体デバイスを製造する方法
発明者：
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出願人/特許権者：
代理人 (1件)：
佐藤 一雄 (外3名)
公報種別：公表公報
出願番号（国際出願番号）：特願平11-555113
公開番号（公開出願番号）：特表2002-509652
出願日： 1999年04月22日
公開日（公表日）： 2002年03月26日
要約：
【要約】埋め込み不揮発性メモリを有する集積回路の製造においては、まずメモリの大部分を生成し、続いて、標準CMOSプロセスの一連の第2ステップでCMOS論理ゲートを生成することが知られている。処理ステップをこのように分離することにより、論理ゲートの実質的な質低下なしに不揮発性メモリを最適化することが可能である。本発明によれば、このプロセスは、特にメモリの周辺に関して、かつメモリトランジスタ(21、24、27)と同時に、論理ゲートのトランジスタよりも高い電圧に対処できるトランジスタが製造されるという点において更に最適化される。EEPROMの場合、メモリの各セルは、選択トランジスタ(22、24)として高電圧トランジスタを備える。nウェルのインプランテーション(5)は別として、pチャネルの高電圧トランジスタは、論理ゲートにおけるpチャネルトランジスタと同じプロセスステップによって大部分が製造され、結果的にプロセスステップ数が限られた値に維持される。単一マスクを加えることにより、回路には、フラッシュ又はOTP(1回プログラマブル)メモリも装備することが可能である。
請求項（抜粋）：
半導体基板を備え、その表面に、低電圧電界効果トランジスタ及び浮動ゲート電界効果トランジスタ形式の不揮発性メモリセルを備え、前記半導体基板の表面に誘電体層を備え、前記誘電体層の上に、形成されるべきメモリセルの部位に第1の多結晶またはアモルファスシリコン層すなわちポリ層がパターンとして析出され、その後で、前記メモリセルのソース領域及びドレーン領域を形成するために第1ドーピングステップが実施され、他方、前記ドーピングステップ期間中は、低電圧トランジスタが形成される領域が前記ポリ層によるドーピングに対してマスクされ、後続する一連のステップで、前記ポリ層は低電圧トランジスタの部分がパターン化され、前記低電圧トランジスタのソース領域及びドレーン領域が第2ドーピングステップによって形成される、半導体デバイスを製造する方法において、前記半導体基板は、前記メモリセルの浮動ゲートと同時にパターン化されたゲートを有する高電圧電界効果トランジスタをも備え、前記第1ドーピングステップ期間中、前記半導体基板は、前記高電圧トランジスタのソース領域及びドレーン領域の部分においてもドーピングされ、その後、前記トランジスタのゲートのエッジにスペーサが備えられ、続く第2ドーピングステップ期間中に、前記高電圧トランジスタのソース領域及びドレーン領域のマスクされない部分に、高度にドーピングされた部分が形成されることを特徴とする、半導体デバイスを製造する方法。
IPC (4件)：
H01L 21/8247
, H01L 27/115
, H01L 29/788
, H01L 29/792
H01L 29/78 371
, H01L 27/10 434
